reducere subtate modstand i Layout

S

sonica

Guest
hej jeg er ny layout, kan nogen fortælle mig, hvorfor vi er nødt til at reducere substrat modstand

 
Til digital design, håber vi substate at binde VDD / GND.Men hvis substate har store modstand, der er en IR-drop fra godt tryk på enheden løs knude, som vil medføre, at kroppen-effekt og indvirkning på enhedens ydeevne.

 
At forhindre latchup problem, vi foretrækker at have mindre substrat modstand med hensyn til de særlige MOS.

 
hej

om der vil være votage dråbe i fratrække det kan forårsage låsen op eller organ virkning eller Drain inducerede spænding sænkning problem.

så det er nødvendigt at holde trække modstand lavere for at undgå denne uønskede virkning.

en måde at reducere trække modstand er høj doping i trække fra, men den måde leackage aktuelle problem vil stige, så det er ikke recomanded.

En anden måde at gøre, er at så mange som tappe.

Selvom jeg ikke er sikker, men nogle selskaber bruger increamental doping profil i fratrække at opnå dette, eller om Silicon om Insulator Jeg tror hiph doping vil arbejde, da der ikke er nogen årsag til leackage nuværende som enheden er tændt isolerende lag.

HTH.

 

Welcome to EDABoard.com

Sponsor

Back
Top