Regardin clock divider Virtex 2 pro xcv30

[arunjatti]

Hej alle,

Im benytter et ur skillevæg i Virtex 2p, im stand til at tjekke uret når det er gennemført i skillevæg modul. Dvs. input er 100MHz clock output er 1Hz ur, men dette 1Hz ur, når im give til andre modul er det der viser nogle prob med skew ettc advarsel og output er ikke set ....

hvordan man kan opdele uret i Virtex2P (100 MHz) ur til omkring <1Hz en?
og kan jeg give dette 1 Hz ur til andre moduler (som i mit tilfælde its not working)??

tak på forhånd
Arun

 

[echo47]

Jeg antager, at du bruger en kløft-by-100-millioner mod at generere 1 Hz signal.
Feed, at signalet gennem en global ur buffer såsom en BUFG.Det burde give en dejlig lav skew ur hele FPGA.