Retiming

[sandysuhy]

Hej

Hvad er Retiming i STA.Where kan jeg bruge det.
Hilsen
Sandysuhy.

 

[Quake]

Du kan henvise til nogle DSP vlsi design bøger om
retiming, eller nogle gange denne teknik anvendes også i
Datapath op, når dybe pipeline arkitektur er
skal udformes.men det er normalt cunstom design.nogle værktøjer støtte det for sstandart celle baseret design,
hvad laver du der tager sigte på?

 

[amaccormack]

Retiming er at indsætte nogle flip-flops i midten af din kritisk vej for at gøre det arbejde over 2 cykler i stedet for ét: det gør møde timing lettere.

 

[Aravind]

læs vlsi signalbehandling ved keshab parhi bog
u vil få mere information om retiming

 

[sshehe]

Syntese og optimering af Digital Kredsløb ved
Giovanni De Micheli

har et godt afsnit om retiming.En nylig papir
for retiming er
Effektiv gennemførelse af retiming
ved Narendra Shenoy og Richard Ruedell

 

[sandysuhy]

Du kan henvise til nogle DSP vlsi design bøger om
retiming, eller nogle gange denne teknik anvendes også i
Datapath op, når dybe pipeline arkitektur er
skal udformes.men det er normalt cunstom design.nogle værktøjer støtte det for sstandart celle baseret design,
hvad laver du der tager sigte på?Til at svare til det, der faktisk er jeg forsøger at konstruere et bibliotek (fuld brugerdefineret) så jeg behøver at vide om retiming og pipelining spørgsmål.
Hilsen
Sandeep.

 

[seanwu]

Dag, syntese værktøj kan udføre retiming, men jeg stadig ikke hørt om retiming løbet STA.

 

[wkong_zhu]

dag, DC kan hjælpe dig retiming data sti.

 

[luancao]

- Retiming er IKKE en teknik, der anvendes i STA men i sammenfatningen.

- Retiming (Register retiming) er en fortløbende optimering teknik, der flytter registre gennem multikombinerbare logik gates af et design for at optimere timingen og område.

- For synopsys DC-værktøjet, der er 3 slags retiming metode.

1.optimere registre: ændre både sekventiel og kam log ved at tilføje addtional DFF parallelt med kammen logik i stedet for bare at bruge en (sagen efter optimeringen med området 0).I et sådant tilfælde den drivende kræfter bliver stærkere, så vi vinde i timing.

2.rørledning design: i dette tilfælde, vokskagen logik er ændret ved indsættelse af ekstra registre i kammen logik.Niveauet af rørledningen er angivet af brugeren.

3.balance registre: noget lignende "timing låne".Ved at flytte DFF frem eller backwords, det låner timing i forsiden eller bagsiden af DFF at opfylde tidsplanen reqiremet på den anden side.

Du kan henvise til Synopsys Manual (solgt).DC del, der er en manual kaldet "Design Compiler Reference Manual: Registrer Retiming" for detaljer.

Men i praksis sjældent gjorde vi bruge denne techique.Da det vil bringe en masse besvær med at kontrollere, især i formel verifikation siden din formelle verication værktøj ikke kender du ændre strukturen i synthsis.Jeg bruger den tredje del en efterprøvning værktøjer.Hvis du bruger Synopsys Formel, den situataion kan blive bedre.Anyway, de er fra samme selskab, skal have nogle ekstra kommando til at støtte det.

 

[hawkbw]

<img src="http://www.edaboard.com/images/smiles/icon_neutral.gif" alt="Neutral" border="0" />wherer kan jeg finde
<Synthesis Og optimering af Digital Circuits>
??
thanx