Sådan afmatning indsvingningstiden af en off-board-signal?

[greenfrog]

Jeg har brug for at sende et 40MHz signal fra et bord til en
FPGA bord.

Kablet er mindre end 1 meter, kunne gøres
så kort som 6 inches.Men den samlede længde
herunder bord spor vil stadig være
omkring 1 meter.

Jeg er temmelig bekymret for risetime,
det handler om 2ns.

Dette risetime vil give mig nogle
refleksion og det vil ødelægge mit bølgeform.

Så jeg tænker afmatning i risetime ved
enten en metode:

1.tilføje et lavpasfilter
2.tilføje en shunt kondensator til at absorbere
hurtig drejning nuværende.

I øjeblikket foretrækker jeg den anden, som en
tror du det bedre?og har du andre
troede på dette problem?

Thanks a lot!nyde

 

[SkyHigh]

Hi greenfrog,

Både metode 1 og 2 er om det samme.Dit kabel er dybest set RLCG, med R og L dominere andre elektriske parametre med sådan en længde lignende 1 m lang.

Metode 1 - Hvis du bruger en 1. ordens passivt low-pass filter, vil det være den samme metode 2.Så du kan have n'te orden aktive eller passive filter.Men kendelsen her gør ikke sagen.

Metode 2 - Tilføjelse af en shunt kondensator er at skabe et 1. ordens passivt low-pass-filter eller en serie-shunt RC-filter, fordi dit kabel allerede har modstand.

Fra begge metoder, du foreslår, er der én ting til fælles, de shunt kapacitans og serier modstand.Fra enhver elektronisk design publikationer, en fælles metode til at reducere stige tid eller en fælles design problem, der begrænser indsvingningstiden shunt kapacitans og serier modstand.

Jo større shunt kapacitans og serie modstand, jo længere stige tid, fordi vi ved, tidskonstant = RC.
Formlen for indsvingningstiden (10% til 90%) er 0,63 RC.

En anden metode er at bruge en enhed-gevinst buffer eller spænding follower efterfulgt af en prøve-hold kredsløb.Derfor kan du fjerne refleksion og impedans mismatch på transmission line (kabel), og du kan synkronisere ved hjælp af et ur, når du ønsker at prøve dit signal fra bufferen.

 

[greenfrog]

Hej, SkyHigh:

Du har ret i, at begge metoder er stort set samme.Men jeg mener blot, at en række ressitor ikke vil gøre en stor forskel, fordi her er det den dræbte nuværende der bestemmer risetime i min sag, og dermed en modstand vil ikke
affest denne dræbte aktuelle.Det er, hvad jeg mener.

Jeg synes også, at risetime på 10% til 90% er ca
2.2RC andre end 0.63RC,.

Jeg tror for en feed-sti, jeg har brug for om 12ns stige tid til at
undgå refleksion, hvordan synes du om det?Signalet kommer fra en referenceperson eller en flip-flop, gå gennem en
coax-kabel, og en to-line I / O-header, og derefter nogle
om bord spor, indtil det nåede FPGA.

Hvorfor en prøve-hold kredsløb fjerne refleksion og
transmission line kredsløb?Mens en prøve-kan rumme blive tænkt på en low-pass filter ...Hvad jeg kan komme med er, at en prøve-og Hild vil reducere signal at ændre kurs, er, at hvad du mener?

Men en stikprøve-og-hold gør mit design kompleks, der askes for en dedikeret ur.Men måske er det virkelig addreses mit problem.

SkyHigh skrev:

Hi greenfrog,Både metode 1 og 2 er om det samme.
Dit kabel er dybest set RLCG, med R og L dominere andre elektriske parametre med sådan en længde lignende 1 m lang.Metode 1 - Hvis du bruger en 1. ordens passivt low-pass filter, vil det være den samme metode 2.
Så du kan have n'te orden aktive eller passive filter.
Men kendelsen her gør ikke sagen.Metode 2 - Tilføjelse af en shunt kondensator er at skabe et 1. ordens passivt low-pass-filter eller en serie-shunt RC-filter, fordi dit kabel allerede har modstand.Fra begge metoder, du foreslår, er der én ting til fælles, de shunt kapacitans og serier modstand.
Fra enhver elektronisk design publikationer, en fælles metode til at reducere stige tid eller en fælles design problem, der begrænser indsvingningstiden shunt kapacitans og serier modstand.Jo større shunt kapacitans og serie modstand, jo længere stige tid, fordi vi ved, tidskonstant = RC.

Formlen for indsvingningstiden (10% til 90%) er 0,63 RC.En anden metode er at bruge en enhed-gevinst buffer eller spænding follower efterfulgt af en prøve-hold kredsløb.
Derfor kan du fjerne refleksion og impedans mismatch på transmission line (kabel), og du kan synkronisere ved hjælp af et ur, når du ønsker at prøve dit signal fra bufferen.

 

[Uky]

I førerens side: Tilføj plads til en serie modstand.

På modtagersiden: Tilføj plads til en RC link til GND.

Kunsten er at forsøge at justere førerens side, R for impedans af kablet.På modtagersiden R skal være ~ impedans af transmissions linje, mens C skal være udvalgt til at levere en lav Z for 2ns indsvingningstiden af den puls.

Hjælp af et oscilloskop og en FET-sonde (= High Zin, LOW Cin) komponenternes værdier bør derefter blive fin til lavest mulige ringer.

Føreren side vil måske have nuværende begrænse produktionen etaper.Dette ville begrænse den resulterende strøm, der ville være nødvendig, når opladningen en shunt hætte.Anyway dette utvivlsomt ville lægge vægt på føreren.Hvis føreren output scene er ikke aktuelle begrænset, den nuværende vil skulle hentes fra strømforsyningen, og du kan ende op med en EMC problem.

 

[SkyHigh]

greenfrog,

Ja.For klumpet kredsløb RC-filter på modtageren ende, tidskonstant (10 til 90%) er generelt 2.2RC.

Jeg vil ikke råde til at bruge en FF til at drive en koaksial-kabel, der er 1ft længe, da det ikke er designet til at køre lange ruter forbindelse.

Ud fra de oplysninger du har givet i dette emne, hvad du ønsker, er at kontrollere indsvingningstiden af signalet på modtagerens ende.

Hvis din driver ende er en open-collector eller afløb, formålet med en enhed-gain buffer, der tilbyder Hi-Z input løser dine impedans-matching problem.SC efter buffer giver din frihed til at synkronisere SC og prøve det signal på outputtet af buffer, når dine data processing unit er klar.Da buffer er en enhed-gevinst buffer, den har ingen indflydelse på det modtagne signal på indgangen af bufferen.Dette giver dig mulighed for at styre, hvornår du ønsker at signalere.

Endnu to populære metoder er T eller Pi-opsigelse netværk til at løse impedans-matching problem.Hvis du ønsker, LVDS er en anden metode.Men de har ingen kontrol over tidspunktet for flyvningen, TOF, af signalet langs kablet.Lagt efter 4 minutter:2ns anses for meget hurtig til at rejse på en 1ft lang koaksial-kabel.

At trække det op til 12ns, det er ikke noget med almindelige diskrete off-the-skrinlægge RLC komponenter kan hjælpe.Du får måske brug præcision komponenter med lav tolerance eller fejl.Men 12ns er let at kontrollere med latching med højhastighedstog gerne FPGA.

 

[Xspartan]

ifølge den spænding mode signalering, reducere TL's euqivalent
impedans vil bremse kant sats.

btw, refleksion er ikke altid en dårlig ting, jeg tror på modtagersiden altid brug for nogle overveje at få tilstrækkelig spænding swing.