Sådan bruges Miljø Variabel i VHDL testbench

O

omara007

Guest
Hej folkens

Jeg forsøger at læse en testvector fra min VHDL testbench at køre en simulering bruger NC på linux.Jeg vil gerne pege på den testvector fil ved hjælp af et miljø variable at gøre mit testbench bærbare, men når jeg prøver at kompilere at testbench bruger NC, får jeg en fejl, at miljøet variabel er ikke genkendt.Da denne miljøvariabel værker fil alle andre steder ..så, hvordan man løser dette problem for at kunne benytte miljøvariabler inde VHDL testbenches på Linux?Hilsen

 
Måske kan du køre NC-VHDL indefra et script og bruge en variabel på den måde.
Sidst redigeret af gliss den
29. juni 2006 0:00; redigeret 1 gang i den samlede

 
Jeg effektivt løb NC fra scripts ..men jeg har en testbench skrevet i VHDL, og jeg vil bruge miljøet variable inde i VHDL såvel ...til at pege på placeringen af testvectro ..dette var en succes, når du bruger ModelSim under vinduer ..men med NC, kan det ikke genkende miljøet variabler inde i VHDL ..det kan kun genkende miljøet variabler inde scripts ..

enhver foreslået løsning?

 
Jeg er en verilog bruger, ja, jeg bruger «omfatter i min kode.

hvad der skal gøres er, fra det sted, hvor testbench er, i stedet for at teste kaldes, dvs

antagelse, testcases er under "/ simulation / teste" bibliotek, og testbench er i "simulation / testbench" mappe, den måde at ringe teste fra testbench er,

«omfatter" .. / teste / test_name.v "

Jeg er ikke sikker på, hvis en lignende ting er muligt i vhdl.vil finde ud af og lade dig det vide.

 
Jeg forsøgte at definere min variabel i hdl.var men stadig når jeg påberåbe simvision det kan ikke genkende de samme variable ..selvom hdl.var læses korrekt, og når debugging de hdl.var den siger, at det genkender variabel.

skal jeg tilføje variabel i et script specifikke for ncsim?..og hvordan?

 
omara007 wrote:

Jeg effektivt løb NC fra scripts ..
men jeg har en testbench skrevet i VHDL, og jeg vil bruge miljøet variable inde i VHDL såvel ...
til at pege på placeringen af testvectro ..
dette var en succes, når du bruger ModelSim under vinduer ..
men med NC, kan det ikke genkende miljøet variabler inde i VHDL ..
det kan kun genkende miljøet variabler inde scripts ..enhver foreslået løsning?
 
Jeg er nødt til at gøre noget lignende dette er VHDL testbench fil:

#######################################

file_open (input_file, "$ STIM / testvector.txt", read_mode);

#######################################

hvor input_file er erklæret i læsning proces som denne:
fil input_file: tekst;

og $ STIM er et miljø variable = sti til den mappe, under hvilke jeg sætter min testvector.txt fil.
Alle kan sætte testvector fil hvor som helst han ønsker, og netop ændre miljøvariablen til hans nye sti.Alle miljøet variabler sættes i en særskilt fil leveres med projektet bibliotek og er nødvendig for at være fremstillet i tilfælde nogen vil køre simuleringen.

PS Hvad jeg vil gøre, er faktisk en succes under ModelSim Windows ..Nu, min simulator er NC kører under RHEL 4.Jeg ved ikke, hvordan det skal gøres i henhold til den nye udvikling miljøet.

Håber, at jeg gjorde mig klart ..

Venter på din bidrag

 
Hej,
Deres krav / Hensigten er klar, men i betragtning af, at du selv har set, at den måde at nærme sig det ikke er foreneligt tværs værktøjer / platforme, hvor omkring lille ændring i den måde, du opnå det samme?

1.Du har $ STIM, at brugeren vil indstille, før du kører sim.
2.Du bruger at inde VHDL som i dag.

Hvad jeg foreslået er:

1.Du skal blot bruge lokale sti til filen, uden $ STIM i dit VHDL-kode.

2.Spørg brugeren at oprette en $ STIM / testvector.txt link til lokal fil, før du kører sim.(Det anyway han gør i de foregående måde som godt, se trin 1 ovenfor).

Jeg er ikke sikker på, hvis du mister nogen fleksibilitet, hvis du gøre det på den nye måde, jeg kan ikke se en.

Ajeetha, CVC
www.noveldv.com
Ny bog: en pragmatisk tilgang til VMM Vedtagelse 2006 ISBN 0-9705394-9-5
http://www.systemverilog.us/

 

Welcome to EDABoard.com

Sponsor

Back
Top