Sådan importerer gate-niveau Netlist i ECS?

[joe2moon]

Når Verilog / VHDL design (e) er syntetiseret i gate-niveau Netlist, hvordan du importere Netlist i ECS skematisk miljøet?

Fordi jeg gør det digitalt design, og jeg bruger ECS skematiske til at gøre det modul samtrafik.For at integrere hele designet i den samme database, jeg håber at oversætte den gate-niveau Netlist i ECS-format.

Nogen kan hjælpe mig?
-------------------------------------------------- -----------------

Jeg kender $ ynopsys 33a (1998,02 version) har evnen til at skrive Verilog gate-niveau Netlist i ECS skematiske (r).

Men hvordan du gør dette i senere versioner, som 2000,05, 2001,08 og 2002,05.
-------------------------------------------------- ----------------
For V! EwDraw.
P0werView/W0rkView kan læse-i Edif skematisk, og de fleste logik synthesizer (e) er i stand til at eksportere dette format.Så der er mindre problem.

Men for ECS, jeg har kontrolleret den aktuelle version 5.11, det stadig ikke har denne funktion.

 

[6502]

nogle Taiwan design hus stadig brug ECS gamle version til at gøre deres ASIC-design job, (måske for lib grund)
så opretter jeg workview format og udskrive det i pdf, de gør ECS sch ved hånden!
anyway, ECS er en meget god sch værktøjer, en vidunderlig Win16 platform værktøj.

ECS i Xilinx ISE er den nyere version af ECS.

 

[elone]

Som jeg kender, kan ECS ikke importere disse post-syntese Netlist!Du kan bruge Novas Debussy!

 

[joe2moon]

For det første, jeg spørger mig selv, at når design kommer til ~ millioner (r) gate tælle, hvordan det er muligt at drage gate-niveau skematiske (r) i hånden?

Og at hver gang, når Verilog-kode (r) er blevet ændret, den tilhørende gate-niveau skematiske (r) der er behov drages igen ... og igen

Hvis designet er ikke ret stort og har ikke meget at ændre, så er det acceptabelt at trække den i hånden og gør ECO senere.
(Men det er stadig tidskrævende!)

Af den måde, vil jeg gerne spørge "Har du allerede ViewDr (at) W's skematisk database, hvorfor behovet for at havne det i C0hesion/ECS 'skematisk format?"
Jeg forstår virkelig ikke.
-------------------------------------------------- ------------------

Jeg tror måske jeg nødt til at oplyse min anmodning mere klart.
Jeg leder efter den software / værktøj, der kan automatisk oversætte
Det Verilog gate-niveau Netlist (. v) til ECS 'skematisk (. SCH-fil).

Kun fordi jeg håber, kan hele designet database skal integreres
i det samme miljø.Og fordelen ved at omsætte C0hesion/ECS er jeg kan eksportere forskellige netlst (r), som Verilog og SPICE senere.
-------------------------------------------------- ------------------

ps:
Det er ikke mit formål at bare "ser" Porten-niveau skematiske (r).
Hvis jeg ønsker at gøre det, så Debuss $ y eller design @ nalyzer kan hjælpe mig.

 

[elone]

Jeg bruger ECS241, 446 i nogle år, jeg tror dit spørgsmål vil få noget svar!Tænk om millioner porte Netlist, i ECS, skal du dele det op til flere tusinde sider, er det ikke muligt!

 

[kingall]

Næste år ECS v6.0 kan oversætte Edif til
sch & sym.
Synoppsys kan Edif ud til ECS v6.0 miljø redigere dine ECO kredsløb.