Sådan syntese (VHDL) alle GATE niveau digitale kredsløb?

I

isaacnewton

Guest
Jeg bruger Precision Syntese at gøre VHDL design. Nogen tid når jeg gør syntese, betyder det ikke giver alt gate niveau kredsløb. Enhver ved, hvordan man sysnthesis et digitalt kredsløb kun med porte? Tak.
 
hvad ellers giver det værktøj giver dig ved siden af ​​porte niveau?
 
[Quote = hawk_chenbo] Dette sker ikke for mig. [/Quote] Hvordan gjorde du det?
 
- Eksempel - Dig Følgende VHDL kode er en simpel MUX BIBLIOTEK IEEE, BRUG IEEE.std_logic_1164.ALL; ENHED MUX er Port (IN0, IN1, IN2, IN3: IN std_logic, S0, S1: IN std_logic; z: OUT std_logic) ; END ENHED MUX, arkitektur RTL AF MUX ER BEGIN z
 
Det er hele porten niveau! Den yderste højre enhed er en MUX.
 
[Quote = dumeHCM] Det er alt gate niveau! yderst til højre enhed er en MUX. [/quote] Hvad jeg ønsker, er alt INVERTER, NAND, NOR, XNOR ... portkredsløbet. Er det muligt?
 
Dit værktøj syntetisere du koder i henhold til den grundlæggende bibliotek af primitive komponenter. Enten vælge din indstilling eller fjerne primitive, du ikke kan lide.
 
[Quote = tochaHCM] Dit værktøj syntetisere du koder i henhold til den grundlæggende bibliotek af primitive komponenter. Enten vælge din indstilling eller fjerne primitive, du ikke kan lide. [/Quote] Jeg kan ikke finde denne form for muligheder. Værktøjet jeg bruger er Precision Synthesis 2004a.74. Tak.
 
[Quote = isaacnewton] [quote = dumeHCM] Det er alt gate niveau! yderst til højre enhed er en MUX. [/quote] Hvad jeg ønsker, er alt INVERTER, NAND, NOR, XNOR ... portkredsløbet. Er det muligt [/quote] Hej isaacnewton:? Du kan fjerne den grundlæggende celle, du gider ikke fra lib, eller du kan indstille den egenskab ved, at celler, der ikke bruger. wang1
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top