sag-når erklæring-VHDL

O

oursriharsha

Guest
når du bruger tilfældet for, vises når andre betingelse ikke syntetiseret.

Findes der et alternativ til dette.

<code>
f (STROB1 = "01")
og derefterADC_DATAMOS_TEMP <= ADC_DATAMOS;

anden
ADC_DATAMOS_TEMP <= "ZZZZZZZZ";
udgangen, hvis;processen (CLK_MOS, RST_MOS, ADC_DATAMOS, STROB1, RW_MOS)

begynd

if (RST_MOS ='0 ')
og derefter
ADC_DATAMOS_TEMP <= "00000000";elsif (RST_DAQ ='1 ')
og derefter

tilfælde ADDR_MOS er
når "00001" => MOS_REG (0) <= ADC_DATAMOS;
når "00001" => MOS_REG (1) <= ADC_DATAMOS;
når "00001" => MOS_REG (2) <= ADC_DATAMOS;
når "00001" => MOS_REG (3) <= ADC_DATAMOS;
når "00001" => MOS_REG (4) <= ADC_DATAMOS;
når "00001" => MOS_REG (5) <= ADC_DATAMOS;
når "00001" => MOS_REG (6) <= ADC_DATAMOS;
når "00001" => MOS_REG (7) <= ADC_DATAMOS;
når andre => MOS_REG (

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Kølig" border="0" />

<= ADC_DATAMOS - prøvedukkens register ..
- DUNNO hvad man skal gøre - - FØLGENDE andre Please help

ende sag;
udgangen, hvis;
ende proces;

</ code>i ovennævnte tilfælde, har jeg en række registre, som en data, der kommer på linjen er at være skrevet basere på den adresse, som vi modtager.
Hvad shuld være skrevet når andre tilfælde ./???

Please help /

 
Jeg forstår ikke den question.VHDL normalt kræver en "andre" valg i en sag opføre, men det kræver ikke en
særlig indsats på det.Det kan være tomme såvel.Ingen behov for prøvedukkens erklæringer.

Du bør rette ovenstående syntaks fejl, ved den måde.

 
Thanks a ton for de hurtige svar,
Jeg var i stand til at fjerne den sammenfattende fejl at indføre en nul erklæring i andre tilfælde.men,
problemet er med advarsler:

Låsen genereres fra processen for signal DAQ_REG_6 (7 downto 0), sandsynligvis forårsaget af en manglende ansættelse i en hvis eller tilfældet stmt.

Mit spørgsmål til Dem, er det andre stament synthesizable ..?

Hvis det er null hvordan er det syntetiserede.

som im at målrette det samme til fpga også.

 
OK jeg var ikke klar over, at sagen er ikke placeres inden for et ur følsomme tilstand.

I tilfælde erklæring, du tildeler en smule MOS_REG og lade andre uændret.Dette skaber en låsen anyway, problemet ikke er relateret til tilstedeværelsen af en andre erklæring.It's lovbog, men mest sandsynligt
er det ikke virker som forventet.For en pålidelig funktion, et ur følsomme betingelse bør styrer tildelingen, så er et register, snarere end en låsen kan syntetiseret.

 
Citat:

For en pålidelig funktion, et ur følsomme betingelse bør styrer tildelingen, så er et register, snarere end en låsen kan syntetiseret.
 
Du kan også bruge:

Når andre =>
MOS_REG <= MOS_REG;

Dette vil hjælpe synthesizer, men du stadig vil få låse.Og deres resultater er formentlig komme til afvisningsprocent ca.

Jeg er helt enig med FVM: Brug et ur.

 
Husk, at VHDL er en hardware beskrivelse sprog, ikke en proceduremæssig programmering sprog.
Kontrollere, hvilken hardware der genereres fra din kode, og hvis det kan give stabile data output.I den foreliggende
tilfældet, kan det ikke.

 
Opmærksomheden plese: FVM / andre

hvis jeg sætte disse udtalelser i et ur følsomme tilstand, kan jeg sikre, at den kan generere hardware whch er stabil.?

Jeg m øjeblikket bruger synplify, så jeg er ikke i stand til at se, hvad hardware det syntetiserer.
kan u venligst fortælle mig, er der anyother redskab som jeg kan også se den syntetiserede hardware.
(installeret PRecison RTL, awiating License.)

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top