set_input_delay og set_output_delay i primetime

[honeyxyb]

Hej folkens,
Jeg bruger primetime, i mit projekt, der er en analog submodule og en digital submodule, jeg kan bruge ilm timing modul til at køre primetime, mit spørgsmål er, at kan jeg bruge set_input_delay og set_output forsinkelse samme som havnene i det øverste niveau?input og output er stifter til det øverste niveau!

 

[honeyxyb]

Hej, venner:
hvorfor der ikke nogen svar på mit spørgsmål?pls hjælp mig, tak alle!

Måske er mit udtryk ikke klar.

her vil jeg tilføje nogle punkter:
når jeg bruger set_input_delay / set_output_delay i det indre pin,
og rapporterer om timing fra / til benet,
er det tilsyneladende ret, men jeg ikke sikker på, fordi
Jeg har ikke se nogen gøre det sådan her før.

 

[Quake]

hej.Er PT støtte analog design?eller du bare se dine analoge sub_module som
en sort-box og blot angive nogle input og output begrænsninger for det?

 

[honeyxyb]

Quake wrote:

hej.
Er PT støtte analog design?
eller du bare se dine analoge sub_module som

en sort-box og blot angive nogle input og output begrænsninger for det?

 

[Quake]

Jeg spørger mig selv, hvorfor du bruger PT til at gøre det job, du har ret, og PT er ret også.
men resultatet kan ikke synes, at meningsfuld, hvorfor så ikke vende tilbage til krydderi for mere præcise forsinkelse caculation?

 

[ramakrishna]

Hej

Først og fremmest tror jeg ikke, PT understøtter analog design.
kommer til set_input_delay og set_output_delay del, hvis input og output i det øverste niveau er fra den digitale submodule, kan du tildele forsinkelse værdier afhængigt af din tid budget.men for havne kommer fra eller går til analog sub-modul (eller makro) du behøver ikke sætte input-og output forsinkelser.istead, brug set_false_path at fjerne dem fra timing analyse.også u kan blokere hele analog modul fra timing analyse.incase hvis signalerne er at gå fra analog til digital sub-modul (som input) synkronisere dem til digital modul ur og bruge dem.også bruge set_false_path på disse signaler og synchronisers.
Jeg håber, at dette hjælper.

ramakrishna

 

[honeyxyb]

Quake wrote:

Jeg spørger mig selv, hvorfor du bruger PT til at gøre det job, du har ret, og PT er ret også.

men resultatet kan ikke synes, at meningsfuld, hvorfor så ikke vende tilbage til krydderi for mere præcise forsinkelse caculation?

 

[honeyxyb]

ramakrishna wrote:

HejFørst og fremmest tror jeg ikke, PT understøtter analog design.

kommer til set_input_delay og set_output_delay del, hvis input og output i det øverste niveau er fra den digitale submodule, kan du tildele forsinkelse værdier afhængigt af din tid budget.
men for havne kommer fra eller går til analog sub-modul (eller makro) du behøver ikke sætte input-og output forsinkelser.
istead, brug set_false_path at fjerne dem fra timing analyse.
også u kan blokere hele analog modul fra timing analyse.
incase hvis signalerne er at gå fra analog til digital sub-modul (som input) synkronisere dem til digital modul ur og bruge dem.
også bruge set_false_path på disse signaler og synchronisers.

Jeg håber, at dette hjælper.ramakrishna

 

[carrie]

Da din analoge blok behandles som en black box, og det
er interface timing er repræsenteret ved ILM model, tror jeg,
at du kan bruge set_input_delay / set_output_delay på øverste niveau havne som sædvanlig.

 

[honeyxyb]

carrie wrote:

Da din analoge blok behandles som en black box, og det er interface timing er repræsenteret ved ILM model, tror jeg, at du kan bruge set_input_delay / set_output_delay på øverste niveau havne som sædvanlig.

 

[Quake]

har du allerede verificeret disse timing spørgsmål om din analoge modul?Hvis du gjorde, bare omsætte info til PT med forsinkelse, når du virkelig håber, at betragte det som
en sort-box i hele digitalt design.Hvis ikke, inferface af mix_signal skal simuleres.Mit råd er, at siden dit design er stort og hurtigt, hvornår problemet bør tages meget god pleje, hvis du tror HSpice er langsom prøv HSIM,
måske vil det arbejde, som min skøn.Håber, at dette kan være nyttig

 

[haosg]

Hi, DC, PT, PC, astro alle støtte sæt input_delay og output_delay i submodule's havne.
i denne tid, du dont læse behavial model, men læses
link library.
for input af makroen, skal du have sat output_delay i øverste niveau for produktionen af den makro, du skal have sat input_delay i øverste niveau.alle er ok.

 

[honeyxyb]

haosg wrote:

Hi, DC, PT, PC, astro alle støtte sæt input_delay og output_delay i submodule's havne.

i denne tid, du dont læse behavial model, men læses

link library.

for input af makroen, skal du have sat output_delay i øverste niveau for produktionen af den makro, du skal have sat input_delay i øverste niveau.
alle er ok.

 

[haosg]

ja.det er ok.
men bedre måde er create_generated_clock i analog modul ur input port,
dermed når gøre øverste niveau ur træ syntese, havnen vil være i balance med andre beslægtede DFF's.
du kan få helt constraitn og bedre timing.

 

[honeyxyb]

haosg wrote:

ja.
det er ok.

men bedre måde er create_generated_clock i analog modul ur input port,

dermed når gøre øverste niveau ur træ syntese, havnen vil være i balance med andre beslægtede DFF's.

du kan få helt constraitn og bedre timing.

 

[funzero]

Jeg tror pt ikke kan støtte analog design, du kan bruge en psudo model for din analoge del

 

[haosg]

uret port fra analog submodule er et ur kilde, der ikke er nogen fase
forholdet til de andre ure, så at min måde at tænke på jeg kan ikke oprette genereret uret på denne port, tror du så?
BTW, om brugen set_input / output_delay på havnen i submodule,
Jeg kan ikke finde de tilhørende beskrivelser, sælges, selv et enkelt eksempel, kan du fortælle mig, hvorfor du bekræfte det?Thanks. [/ Citat]Hej, ja, denne gang skal du oprette uret på havnen.
Synopsys solvnet er mere effektiv end solgt.
Og efter indstilling timing begrænsning, du skal have køre "Chech timing" og "report_timing".Du bør kontrollere den begrænsning ved at se nærmere timing rapport.derfor kan du kontrollere, om begrænsning er din ønskede, men på dette tidspunkt timingen rapport ikke er nøjagtige.
Ikke påberåbe sig dokumenter, timingen rapport vil vise dig, hvordan har værktøjet forstå constraint.du behøver foretage dig er i overensstemmelse med værktøjer.dvs fremstille værktøj arbejde, stemmer overens med dine instrumenter.
Enten DC og PT kan gøre timing kontrol, PT mere detaljeret.

 

[honeyxyb]

haosg wrote:

uret port fra analog submodule er et ur kilde, der ikke er nogen fase

forholdet til de andre ure, så at min måde at tænke på jeg kan ikke oprette genereret uret på denne port, tror du så?

BTW, om brugen set_input / output_delay på havnen i submodule,

Jeg kan ikke finde de tilhørende beskrivelser, sælges, selv et enkelt eksempel, kan du fortælle mig, hvorfor du bekræfte det?
Tak.

 

[tavidu]

Hej,
Det er okay.
Du kan bruge set_in / output_delay i / output af ANALOG BLACK-BOX.Jeg har lige tapeouted en chip som denne, en LVDS analog kerne i chippen.