setup holde gang overtrædelse i ISE

[Tomby]

Hej,

Jeg har syntetiseret, og kør oversætte, kort, sted og rute for virtexe FPGA i ISE5.1i men når jeg prøver at simulere den Netlist at ISE5.1i skaber sammen med sdf fil jeg får disse fejl.

# Tid: 1733 ps iteration: 0 Instans: / uart_tb/uart_top_postsim/u_550_linectlreg_3
# ** Error: C: / Texas / verilog / src / simprims / X_FF.v (54): $ setup (negedge CE & & & (ce_clk_enable == 1): 1265 ps, posedge CLK: 1733 ps, 686 ps);

Det siger en fejl med opsætningen tiden mindre, end hvad den burde være.Bør ikke Xilinx tage sig af dette automatisk, når det er kortlægning og routing den faktiske FPGA til at sikre, at alle de opsætning og hold gange af alle blokke er taget hensyn til?

Tomby

 

[shengkaiyi]

Din timing krænkelse sker i begyndelsen første tid.Hvis overtrædelsen ikke påvirker din simulering resultat, kan du ignorere det.Hvis det virkelig påvirke resultatet, skal du bruge de begrænsninger fil til at begrænse den syntese-processen og P & R-processen.

 

[Tomby]

Tak men modelsim vil ikke engang begynde at simulere på grund af denne fejl.Jeg vil forsøge at kontrollere de begrænsninger filen for at se, hvordan jeg kunne være i stand til at løse det.

 

[massive]

Dem, jeg har haft det samme problem!
Hvad er den beslutning?

Kan Du kan søge efter et svar rekord i Texas web site ..

 

[Skynet]

Hvad med at bruge Texas STA timing analyseapparat for at se, hvad der er dine problemer, før gå til Post Sted & Rute Simulering?

 

[Tomby]

Jeg prøvede at søge på Texas websted, men havent fundet nogen brugbar information.Jeg fandt et svar på et lignende problem i 4.1i.Jeg kører Texas STA og har endnu ikke fundet nogen problemer.

Det sdf fil, der genereres af ise 5,1 synes at være problemet, og selv om jeg har defineret mine begrænsninger fil korrekt, er det stadig har det setup holde overtrædelse problem i sdf fil.

 

[Skynet]

Lad gå skridt for skridt.Jeg var ikke enig i, at problemet stammer fra sdf fil.Hvad med at du forsøger at langsommere ned din klokfrekvens inde ur prøvebænk??

 

[zhangyong]

Du prøver sim uden brug sdf fil, kommentere indlede sdf i sim-model fil.

Dette vil kun sim modellen fungere uden timing test

 

[silver_kiss]

bare gå igennem denne Xilinx ansøgning notat .. grundlæggende opsætning, skal du holde
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[Tomby]

Jeg har prøvet at simulere det uden tidsmæssige begrænsninger (ingen SDF), og det går perfekt.Jeg har også forsøgt at bremse den eneste ur i systemet, og stadig giver mig det samme problem.

Det samme problem i ISE4.1i blev løst med en servicepakke opgradering, tænkte jeg måske det er det samme problem i 5.1i?

Tak.

Tomby