Skematisk udsigt fra verilog, uden standard celler

[zoraide]

Hej,
Jeg arbejder med rytme, og jeg
vil gerne oprette en skematisk opfattelse fra en verilog fil.
Kredsløbet er beskrevet i denne verilog filen, ikke bruger standard celler ....

Hvordan kan jeg gøre?

tak.

 

[dexter_ex_2ks]

Ja, men hvis jeg ikke er forkert,
for det første skal du syntese fra RTL kode til gate plan.Og forsøge at gemme det som Edif type.Sandsynligvis er der en bedre løsning, men jeg kan ikke tænke på noget andet lige nu.

 

[zoraide]

Tak Dexter.

Kender du, hvis der er dette værktøj i kadencen miljøet?

 

[dexter_ex_2ks]

Nå jeg tror for syntese (fra kadencen) kan du bruge BuildGates (bg_shell eller pks_shell, har du Dækningsområde std_cells) eller RTL Compiler (RC - Jeg
har aldrig brugt dette værktøj, vil jeg også).Og hvis du vil, kan du bruge DesignCompile (DC fra Synopsys).

Du kan syntese med Xilinx for (du kan downloade Xilinx WebPack fra deres websted, er det betød for undersøgelse eller retssag formål .... Jeg kan ikke huske), gør et projekt
skal placere dine RTL-kode ...og efter at du kan syntese ...

Held og lykke, og så fortæl mig hvordan du har løst problemet

Hav en god dag

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

 

[zoraide]

Ok, mange tak Dexter.

Hav en god dag

<img src="http://www.edaboard.com/images/smiles/icon_wink.gif" alt="Kys" border="0" />