som jeg design 100MHz til 10MHz?

[elcielo]

Jeg ønsker ikke sidebånd falske 10MHz.

input firkantbølge 100MHz

output sinusbølge 10MHz

 

[eternal_nan]

Hi Elcielo,

Du er nødt til at give mere detaljerede oplysninger om den fase fejl, du ønsker at opnå med henblik på at få et bedre svar, men her er ideen.Du er nødt til at bygge en akkumulator (som skal danne fase akkumulator), vil intervallet mellem nul og den maksimale værdi af akkumulatoren repræsenterer alle fase værdier i en cyklus af sinusoid.Så du vil bruge akkumulatoren output for at løse et kig op tabel med sine værdier.Outputtet af look-up tabel (RAM), kan gå direkte til en DAC.Der er
mange forbedringer du kan gennemføre denne grundlæggende idé:
1.Store kun en kvadrant af sinus periode (0-pi / 2 for eksempel), »forårsage en absolut værdi i andre kvadranter kan udledes af simmetry.
2.Hold mere præcision i akkumulatoren end adresse bits i LUT, så kan du interpolere LUT værdier for de mellemliggende akkumulatoren værdier.
osv.

Som jeg sagde, for mere info, skal du give mere info.

Hope this helps.

 

[elcielo]

100MHz (MC100ELT20D - TTL til PECL) -> 50Mhz (MC100EL32D - div 2)
-> 50Mhz (MC100EPT21D - LVPECL til LVTTL) -> 10MHz (ICS525-01R)

 

[flatulent]

Hvis fase ikke er vigtigt, divider med 5 og derefter med 2 for at ende med et firkantet bølge på 10 MHz.Så kører det gennem et lavpasfilter eller et band pass filter.Den eneste ekstra udgange vil være harmoniske af 10 MHz, som er reduceret med dit filter.