spørgsmål om ISE-software og FPGA

[hm_fa_da]

Kære alle,

Jeg har skrevet en vhdl kode for 16K Bytes Ram til spartanske 3e, Xc3s250e, som har 250K porte,
i efter gennemførelsen af design, i design resumé, siger det:
samlede tilsvarende porte for design er 524.379,
men det giver ikke nogen fejl rapport, at det ikke passer i FPGA, bør det ikke give fejl?
eller er jeg galt?og "samlede tilsvarende porte" har en anden mening, hvis ja, hvad?
og også den siger:
Antallet af blok ram: 8 fra 12, hvad er blok ram?

og min kode er her:

library IEEE;
brug IEEE.STD_LOGIC_1164.ALL;
brug IEEE.STD_LOGIC_ARITH.ALL;
brug IEEE.STD_LOGIC_UNSIGNED.ALL;

---- Uncomment følgende biblioteket erklæring, hvis instantiere
---- Enhver Xilinx primitiver i denne kode.
- bibliotek UNISIM;
- brug UNISIM.VComponents.all;

enhed ram er
port (clk: i std_logic;
vi: i std_logic;
a: i std_logic_vector (13 downto 0);
di: i std_logic_vector (7 downto 0);
do: out std_logic_vector (7 downto 0));

ende ram;

architecture Behavioral RAM
type ram_type er array (16383 downto 0) af std_logic_vector (7 downto 0);
signal ram: ram_type;
begynd
proces (CLK)
begynd
if (clk'event og clk = '1 ') then
if (vi = '1 ') then
RAM (conv_integer (a)) <= di;
do <= (andres => 'Z');
anden
do <= RAM (conv_integer (a));

end if;
end if;
end process;

ende Behavioral;Jeg vil være taknemlig du hjælpe mig ...

Thanks & Regards ...

 

[GCK]

Blok RAM er dobbelt port ram, som begge havne kan clocket anderledes ur.Dens særlige blok, der fungerer som RAM.Der er en anden type RAM kalde distribueret RAM dannet fra CLBS.

 

[hm_fa_da]

Tak,

er blok ram & fordelt ram som en separat del og Synthesizer erkender, at bruge det?
Jeg mener hvis vi skriver en kode, som nogle af dem arbejder som ram, da synthesizer og (ISE software) udtrækker det fra kode og bruge blok ram til at deltage?eller en kode vi skriver, er lavet af kun porte i FPGA?
hvad med mit første spørgsmål, om design resumé?

 

[echo47]

Den xc3s250e indeholder tolv 18-kilobit dual-port RAM ressourcer.Dit design forbruger otte af dem.

"Tilsvarende porte" er en underlig metrisk - nytteløst at de fleste mennesker.
Stedet, kan du læse de andre numre i dine mapper "design summary" rapport.

De syntese software vil automatisk vælge distribueret RAM eller blokere RAM, eller du kan tilsidesætte sit valg ved at anvende en RAM_STYLE begrænsning.

Hvis du vil vide mere om Underforstået RAM og andre fælles logik blokke, læse "HDL kodningsteknikker" kapitel i dit "XST User Guide".

 

[hm_fa_da]

Jeg vil gå for mere information og XST brugervejledning dog et spørgsmål,
Det betyder, at der er nogle fælles logik blokke i FPGA, og Synthesizer vil genkende til at bruge dem eller ej?
og hvis koden ikke bruge fælles logik blokke, ville bruge det porte at gøre dem?
og hvad 250K porte stå for i xc3s250e?
Jeg husker i qu (at) rtus software, der står hvor meget af FPGA bruges i procent, men det er ikke tilgængelige i ISE i en enkel procent!

hvordan nu, hvis min kode behov 13 blok ram, så den vil bruge 12 i blok ram, og den anden fra andre ressourcer?og brug af andre ressourcer vil være spild af ...?