spørgsmål om pipelined ADC;

[lhlbluesky]

Jeg har designet en pipelined ADC som har et differenstryk output -0,6 ~ 0.6V for SMIC 0.18um proces, men jeg har nogle spørgsmål:

første, kapacitans af kondensator er flere af 606.875ff (25 * 25um ^ 2), hvordan du ændrer værdien af kondensator for vilkårlig værdi uch som 500ff 400ff eller så?

andet, jeg ønsker at teste min ADC for nogle dc input værdi (nogle punkter kun, vil jeg bruge sinus testen senere), men jeg synes, at når input værdi er i nærheden af threthold sammenlignes, i mit tilfælde, -150mv, -300mv og 0 til den sidste fase, produktionen vil ændre sig, i de første tre eller fire cyklus, produktionen er en kode, og for senere perioder, vil det være en anden kode, eller for de to og tre cyklus, produktionen en kode, og for andre perioder, vil det være en anden kode i et ord, output-kode kan ikke opretholde en kode permanent; hvorfor? senere, finder jeg, at forskellen output af første fase (for nogle cyklus,
såsom de to og tre cyklus) er ikke 0 (for 0 differenstryk input), og har en værdi af 4 ~ 6mv eller deromkring, og ganget med 2 til 7 gange, som et resultat, output kode er forkert, at nogle bestemte cyklusser; what's grunden til, hvorfor? (Jeg bruger en spænding referenve kredsløb til at generere signalet vdac vdac-og VCM, og for denne sag, de tre signal ikke kan være stabil for den relative cykler, det vil sige tre-signalet kan ikke løse stabilt i den cyklus, som er forkert output kode som ovenfor nævnt).

tredje, mit ADC er 10 bit opløsning, hvis jeg har en 10 bit output D10 ~ d1, hvordan man kan omdanne det til Matlab for parameter måling (SNR SINAD ENOB Inl DNL og så videre)? og hvordan man kan måle præstationer (parameter) af min ADC i Matlab?

tak alle for reply.waiting for dit svar.

 

[lhlbluesky]

nogen kan hjælpe mig, pls?

 

[gunturikishore]

Du skal være mere specifikke om dit problem.De oplysninger, du gav er en smule forvirrende.

Jeg ved ikke, hvorfor du ikke kan mindske kapacitans i dit første spørgsmål.Du kan have mindre enhed hætter og kombinere dem i henhold til Deres design krav.

Fra dit andet spørgsmål, hvad jeg forstår er din forstærker kunne ikke nå sin endelige værdi.Jeg konstrueret en rørledning ADC med 8-bit opløsning og den første fase aldrig viser en udligne mere end 0,5 mV og det er næsten konstant i hele dets fuldskalaværdien operation.Først skal du kontrollere, at alle de bølgeformer og transienter er ved at nå deres endelige værdi.

Hvor mange bit opløsning faser du designet i hver fase??For 1,5 bit opløsning faser du behøver kun to komparatorer -150 mV til dit design.Hvor kommer disse -300mV komparatorer komme fra?

 

[lhlbluesky]

i spøgelse, den kapacitans af kondensator ikke kan ændre,
er det grå,
og det er den eneste parameter, der kan ændre er multiplikatoreffekter af kondensator, er det problemet med techfile eller anden årsag?

sekund, for 10 bit 1.5bit per scene, den sidste fase har ingen RSD, så tre comps er behov for, og tre beløbsgrænser, der er behov for, dvs-300mv 300mv 0.

 

[amriths04]

Jeg gætte kondensator problem er helt sikkert på grund af dine techfile.prøv at ændre længden eller bredden af hætter til at ændre sine værdier.

vedrørende Deres andet problem er det meget forvirrende.mener du blot på disse særlige værdier din MDACs vise denne adfærd, eller hver gang?gør koden kun ændre ved en LSB eller er du i stand til at finde et mønster i det?

bruge en ideel DAC konvertere de 10 bits til værdier mellem 0 og 1023 for et input sinusoid.Derfra kan du beregne sin sndr, enob, sfdr.for dnl, input en rampe og finde den procentdel skridt størrelse ændres fra den ideelle forventes en.lhlbluesky wrote:

i spøgelse, den kapacitans af kondensator ikke kan ændre, er det grå, og det er den eneste parameter, der kan ændre er multiplikatoreffekter af kondensator, er det problemet med techfile eller anden årsag?sekund, for 10 bit 1.5bit per scene, den sidste fase har ingen RSD, så tre comps er behov for, og tre beløbsgrænser, der er behov for, dvs-300mv 300mv 0.