Spørgsmål om Xlinx Timing Bevar

[EDA_hg81]

Nogle moduler i min kode som modul 1, modul 2 og module3.

Kun modul 1 og modul 2 har fysiske forbindelser.

Men hvorfor Xlinx Timing Begræns Analyzer viser alle timing fejl, selv om forbindelser mellem Module1 og modul 3?

De bør ikke være tilsluttet.

Hvorfor?

Alle jeres forslag er værdsætter.

 

[EDALIST]

du probebly bruge en fælles clock signal til dem alle.

 

[Blowfishie]

EDALIST svar lyder ret, men hvis du ønsker at forstå, hvornår begrænsninger og fejl, jeg har lige noget for dig ...

Her er et link til en fantastisk dokument, der beskriver statisk timing i Texas udstyr, hvordan du opstiller begrænsninger, og hvad de gør.Den dækker også fejlmeddelelser og timingen rapporter, så du kan optimere din logik.
ftp://ftp.xilinx.com/pub/documentation/misc/timingcsts6i.pdf

 

[jay_ec_engg]

Hvis ikke ur så atleast vil der være en fælles signal tilsluttet til både blokke .... og STA værktøj vil vise, at sti ...du kan se, at i unconstraint sti rapport ...

 

[EDA_hg81]

Kender du varmt til at ændre Logic niveau i Xilinx ISE?

 

[shoufeng_luo]

Du kan dobbeltklikke på den undermenuen "tildele pakke ben", og du kan vælge den logiske type.