Spartan 3 - Ekstern SRAM grænseflade

[cmos babe]

Hej, jeg vil lave en FPGA-SRAM interface.This er første gang jeg tilslutter FPGA til verden udenfor, så jeg har brug for noget hjælp. Skal clock frekvens ændres til at rumme offset ind / ud før / efter klokkeslæt + læse / skrive-cyklus tid? Thanks (=

 

[echo47]

Hvilken type SRAM? Hvad er din klokfrekvensen nu? Er du ved hjælp af en fælles FPGA board? Nogen har måske allerede eksempel kode.

 

[Iouri]

er du sikker på det er SRAM ikke SDRAM?

 

[cmos babe]

[Quote = echo47] Hvilken type SRAM? Hvad er din klokfrekvensen nu? Er du ved hjælp af en fælles FPGA board? Nogen har måske allerede eksempel kode. [/Quote] Ja jeg bruger spartanske 3 Starter Board lavet af Digilent. Den har dette SRAM chip, http://www.issi.com/pdf/61LV25616AL.pdf ...

 

[jdhar]

SRAM er asynkron, så uret er irrelevant ... så længe du opfylder adgang tidspunktet for SRAM, vil du være ok. Hvis du har en 10ns adgang tid, det er en 100 MHz maksimal klokfrekvensen du kan få .... men SRAM faktisk ikke bruger ur.

 

[cmos babe]

Ud over adgang til gang der er forsinkelse indført ved clock-til-pad stien og pad-til-setup vej .. Skulle det ikke blive tilføjet til adgangstid til calcaculate max klokfrekvensen?

 

[echo47]

Ja, du har brug for at overveje FPGA I / O-forsinkelser også. For at minimere disse forsinkelser, så prøv at sætte dit I / O-registre i IOBs i stedet for den almindelige logik stof. Også indstille output dræbte til FAST. Hvis den samlede forsinkelse er stadig for meget, kan du enten reducere clock frekvens eller tilføje endnu taktcyklus til din SRAM adgang timing. Nogle af de Xilinx eksempel projekter bruge SRAM: http://www.xilinx.com/products/boards/DO-SPAR3-DK/reference_designs.htm