specifikation af POR (Power On Reset)

[jianjing526]

Som det er kendt af alle, POR (power på reset) kredsløb bruges til at nulstille andre kredsløb. variation skyldes proces-spændings-temperatur altid vises vilde. Under visse betingelser fremragende POR kan designes. Men hvordan man kan gøre det spec af POR? Kan nogen kammerat låne mig en hjælp? På forhånd tak!

 

[ankitgarg0312]

normale specs af por kan være: 1. minimum reset puls bredde for at sikre korrekt nulstille til chip-2. når VDD går op, tærskel, over hvilken reset puls skal gøres gældende 3. hvis VDD går ned i et stykke tid interval (glitch), reset puls skal genvandt 4. strømforbrug Efter reset funktion er blevet gjort

 

[jianjing526]

Takket være, hvor længe nulstille en normal størrelse digitalt kredsløb, flere mikrosekunder?

 

[tyanata]

Main characteristc af hver POR er VDD niveau, hvor POR udgivelser. Et andet vigtigt kendetegn er hysterese niveauer (hvis de findes), og strømforbrug, generelt når visse chip er i sleep mode kun en del som bruger er POR så det er vigtigt at være med lavt strømforbrug.

 

[ankitgarg0312]

Reset pulssignal nødt til at rejse inde i chippen, for lange spor af metal, kan det ske, at pulsbredde bliver reduceret, så bruger buffere for at sikre korrekt nulstille bredde på alle dele af chip POR at jeg designet havde en reset puls bredde 10us (minimum) på tværs alle hjørner.

 

[jianjing526]

Tak til alle! Reset impulsbredde (Treset) variation fra Pvt simulering er for vild til at styre, især når strømmen til tiden varierer fra 10U til 10m. 10us reset puls kan være nok til at nulstille digitale blok. Men hvis puls bredden er flere 100ms, er der nogen potentiel fejl udover IC afregner langsomt?

 

[ankitgarg0312]

hmmm ... 10us til 10ms variation på tværs af Pvt ... hvilken teknologi node er u arbejder på??? denne meget store variation ser ikke ud til at være acceptable i forhold til specifikationerne .... denne meget lange reset puls vil gøre starttidspunktet for din IC at være meget lang, som ikke vil være acceptabelt .. bortset fra dette tror jeg ikke, så der kan være fejl i IC u kan være nødvendigt at revidere din arkitektur samt at lede efter modsatrettede denne variation effekter