statsmaskine problem i qu (at) rtus - Please help

[ktsangop]

Hi everybody!

Jeg har en verilog design udarbejdet i Altera's qu (at) rtus 7,2 web-udgave.
Konstruktionen har følgende statsmaskine (hele filen er vedlagt også):
Kode: ...

reg [2:0] idest_addr;

...

sag (idest_addr)

3'b000: r_out = data_in;

3'b001: e_out = data_in;

3'b010: n_out = data_in;

3'b011: w_out = data_in;

3'b100: s_out = data_in;

3'b101: e_out = data_in;

3'b110: s_out = data_in;

3'b111: w_out = data_in;

default: r_out = data_in;

endcase

...[/ i]

 

[j_andr]

ktsangop skrev:

/.../ Indså, at reg idest_addr (som er 3 bit bred)

var repræsenteret som 8x1-bit bred registre /.../

 

[ktsangop]

Thanks a lot!
Jeg tror, jeg forstår, hvordan det virker selvom det virker lidt mærkeligt.

Så i sidste ende, skal det komme til at arbejde ordentligt, eller er jeg nødt til at ændre den første stat til at "001" i stedet for "000"?

Det eneste, der generer mig er, at hvis jeg er nødt til at gøre dette, vil jeg også nødt til at øge bredden af idest_addr til 4 bits.Resten af mit design vil også blive påvirket, og så videre ...

Anyway, tak igen j_andr!Du har været rigtig hjælpsom!
Senest redigeret af ktsangop den 06 august de 2008 22:24, edited 1 time i alt

 

[FVM]

paragraph of the qu(at)rtus II Handbook, Vol 1, Chap.

Jeg foreslår at læse State Machine Behandling
afsnit i qu (at) rtus II Handbook, Vol. 1, Kap.8 qu (at) rtus II Integreret Synthesis, qu (at) rtus II Synthesis Valg.

 

[ktsangop]

Thanks a lot FVM!
Finde dette ved at jeg ville være helt umuligt, overvejer hugeness af qu (at) rtus håndbog ...!<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

 

[j_andr]

ktsangop skrev:

/.../ selv om det virker lidt mærkeligt /.../

 

[FVM]

Citat:

Finde dette ved at jeg ville være helt umuligt, overvejer hugeness af qu (at) rtus håndbog ...!