Svar venligst: Reset i samtidige ikke sekventiel erklæring

[kurukuru]

Hej Jeg er en newbie i FPGA bruger VHDL sproget, og jeg har, kan være tåbeligt spørgsmål.

Jeg forsøger blot counter program at regne med 1-knappen klik og derefter vise resultatet på 7 segment.Mit spørgsmål er, når jeg prøver at stille mit nulstille lidelse i samtidige erklæring insted af intern proces det didn'n arbejde, og jeg ved ikke hvorfor.Vil nogen venligst forklare mig?

Mange tak på forhånd.

her er arbejdet kode

Code:Bibliotek IEEE;

brug IEEE.std_logic_1164.all;

brug IEEE.std_logic_unsigned.all;enhed Counter er

port (RST, Input: i std_logic;

display_seg1: out std_logic_vector (7 downto 0): = "00000000");

udgangen Counter;arkitektur adfærdsdata af Counter er

signal CNT: std_logic_vector (3 downto 0): = "0000";

begyndCount: processen (Input, RST)

begyndhvis RST ='1 'derefter CNT <= "0000";

elsif (Input'event og Input ='1 ') og derefter

hvis CNT = "1111" og derefter CNT <= "0000";

ellers CNT <= CNT 1;

udgangen, hvis;

udgangen, hvis;

ende proces Count;

 

[avimit]

Af reglen, kan du ikke køre forbi et signal, 2 steder i VHDL.
Et signal kan kun køres i signle proces eller i et enkelt concrruent redegørelsen.
I din kode, som ikke fungerer, har du faktisk skabt 2 drivere til signalet CNT, hvilket er ulovligt.Derfor er koden ikke fungerer
Kr.,
Avi
http://www.vlsiip.com

 

[kurukuru]

Hi avimit,

Mange tak, jeg nu kan forstå, om dette emne.

Hilsen,