symmetric buffere og invertere

[deh_fuhrer]

Hvorfor bruger vi symmetric buffere og invertere i ur-træ syntese???

 

[onlymusic16]

Svarene er i dit spørgsmål.Hvad er behov for ur træ syntese?Håber du har det nu!

 

[deh_fuhrer]

men stadig Jeg
gjorde ikke få dat .... kan u forklare det kort ....

 

[phutanesv]

Kære deh_furher,

Buffere bruges til at indsætte forsinkelsermens invertere er vant til geneate de invertion af ur behov i kredsløbHilsen
phutane

 

[deh_fuhrer]

phutanesv wrote:

Kære deh_furher,Buffere bruges til at indsætte forsinkelsermens invertere er vant til geneate de invertion af ur behov i kredsløbHilsen

phutane

 

[hfooo1]

hej

forårsage vi kræve steady pligt cirkel

 

[onlymusic16]

Her kan du gå ...

Ur netredskaber værende af højere frekvens er mere følsomme med hensyn til timing - overgang stiger, falder gange osv. Derfor ur buffere har lige stige og falde dræbte satser på den anden side, normal buffere er designet med P / N-forholdet således, at summen af anledning forsinkelse og falder forsinkelse er minimum (atleast for høj hastighed biblioteker)

Grunden til at gøre dette (symmetricity) er at forhindre arbejdscyklus af ursignal i at ændre, når den passerer gennem en kæde af ur buffere.

Hope this helps!

 

[shavakmm]

Som De alle ved, at målet om CTS er at opfylde påvirke mål eller i otherwords at opnå minimum påvirke.
For at opnå dette, vi indsætte buffere i urets retning.Nu, hvis buffere har forskellige stiger og falder tid, det vil påvirke ur arbejdscyklus ...med denne betingelse også værktøj kan gøre påvirke optimeringsforslag ....men det komplicerer hele optimeringsforslag proces som værktøj er at beskæftige sig med ur med forskellige arbejdscyklus på forskellige flop stier.

Hvis buffer forsinkelser samme eneste værktøj er at gøre, er at skabe balance forsinkelsen ved at indsætte buffere ....påvirke balanceringsordninger algoritme kan være lokale påvirke eller globale påvirke optimeringsforslag som du vælger den.

rgds
http://asic-soc.blogspot.com

 

[ericyuan]

ur buffer og invter er udformet på biblioteket ..... de har lige stige-/faldetiderne tid
så du blot ønsker at kontrollere ur latenstid og overgangen, ikke?

 

[phutanesv]

Kære Deh_furher,

I tilfælde af normal buffer opståen og fald tid må ikke være samme

Tilsvarende vi hav ur buffer opståen og fald tid resterende samme

vi gøre brug af denne i CTS fro ur routing.
Symmetrisk buffer i en vis forstand, at hvis vi ønsker symmetriske stige og falde på tide, at vi
nødt til at gøre det.

håber jeg clearde u

phutanesv

 

[iwpia50s]

Hvis et ur træet er syntetiseret med alle buffere, og en omvendt ur er ikke nødvendigt, da en ubalance buffer ikke indvirkning ur arbejdscyklus.Hovedårsagen symmetric buffere anvendes i et ur træ er magt.Uret er de mest aktive signal i et design, og siden langsomme overgange stigninger magt, ur buffere er symmetrisk med minimeret slews at minimere magt.

 

[csmode]

hey CLK buffere dessipate mere magt end normalt buffere.