Synplicity / Synopsys contraint equiv

J

Jayjay

Guest
Er der nogen scripts derude til at konvertere mellem Synopsys tvang scripts og synplicity tvang scripts?

Også, det synes der ikke er en direkte måde at specificere multikombinerbare forsinkelser (dvs. set_max_delay) i synplicity.Er dette sandt?Skal jeg bruge en referece til en virtuel ur?

tak alle,
JJ

 
Faktisk, når du indstiller globale frekvens i GUI, det gælder for alle ure (undtagen gated dem) og alle kombinatorisk stier.

hilsen,
Buzkiller.

 
Så siger jeg har en masse combinitorial stier:
Sti A har en 7ns m (i) x forsinkelse
Sti B har en 5ns m (i) x forsinkelse
Path C har et 3ns m (i) x forsinkelse

angiver dette i Synopsys er nemt at bruge set_max_delay mulighed.

Uden over begrænsende stier A og B. Hvad er den enkleste måde at begrænse disse stier i synplicity Pro?

hilsen,
JJ

 
Er disse stier fuldt kombinatorisk (fra input-pad til output pad) eller er de mellem 2 registre?

hilsen,
Buzkiller.

[Dette indlæg blev redigeret af: buzkiller den 2002-04-03 01:07]

 
Her er et citat fra hjælpe-fil af Synplify 7:

Definere Ure
...
5.Define indre ur frekvenser (ure genereres internt) med define_clock tvang.Påfør den begrænsning, ifølge kilden til det indre ur.

Kilde: Comb.logik
Anvend define_clock til ...: Net.Sørg for at bruge n: præfikset i anvendelsesområdet interface.

hilsen,
Buzkiller.

[Dette indlæg blev redigeret af: buzkiller den 2002-04-03 02:21]

 
Forsøgt at definere vertual ure og tildele 0 input og output forsinkelser mht. den relevante sigs.Det ser ud til at værktøjet kun ser på et ur og optimerer for det.I dette tilfælde vclockSlow.Se begrænsninger nedenfor:

Begrænsninger:
#
# Ure
#
define_clock-name (clk40)-periode 25,000-stigning 0-falde 12,500-clockgroup clk40
define_clock-virtuel-name (vclockFast)-periode 10,000-stigning 0-falde 5-clockgroup vclocks
define_clock-virtuel-name (vclockSlow)-periode 20,000-stigning 0-fall 10-clockgroup vclocks

#
# Ind-/udgange
#

# standard I / O-begrænsninger
define_input_delay-default 0,00-ref vclockSlow: r
define_output_delay-default 0,00-ref vclockSlow: r

# begrænse req / ack stier
define_input_delay (i * AckIn) 0,00-ref vclockFast: r
define_output_delay (o * AckIn) 0,00-ref vclockFast: r
define_input_delay (i * ReqIn) 0,00-ref vclockFast: r
define_output_delay (o * ReqIn) 0,00-ref vclockFast: rAm I missing something here?

hilsen,
JJ

 
Jeg tror, at du kan definere kun en virtuel ur for design, men ikke sikker på om det.Ændre rækkefølgen af virtuelle ure i din. SDC-filen, og hvis denne gang "vclockFast" vil blive den udvalgte, så jeg har ret.
Anyway, hvorfor du ønsker at angive den nøjagtige begrænsninger for disse kombinatorisk stier?Det er allrignt at overconstraint din syntese, så længe du har den korrekte begrænsninger for PAR.

hilsen,
Buzkiller.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top