Synplify Pro timing

[mycentury2003]

Hej,

Jeg havde prøvet forskellige version af Synplify 7.0, 7.1, 7.2 og 7.3.
Jeg fandt ud af den tid slacks får værste som versionen udvikler sig.
Det design, der en gang pass timingen begrænsninger i 7,0 (15MHz)
nu har slack om-5ns i 7.3.

Er der nogen yderligere indstillinger, jeg har brug for at tage sig af?

 

[Aramis]

den samme situation med mig,
Jeg ved ikke, hvad der sker eller
hvilke nye constraint jeg behøver ....

 

[mastodonten]

Husk, at Synplify er bare gøre et overslag over, hvad tidsplanen vil blive - det
er ikke før du kører det gennem FPGA sælgere PAR værktøjer, som du får det endelige svar.Har PAR timing ændres hele revisioner?

Også, hvis du er rettet mod en ny FPGA / PLD arkitektur det kan være, at de FPGA sælgeren har revideret deres karakterisering data på enheden, og det er som afspejlet i de forskellige resultater, du får ...

J

 

[cyteng]

Jeg fandt overset uret hyppighed kan få bedre resultater.

 

[fede76pc]

Jeg vil foreslå dig en icremental tilgang til syntese ...Første gang forsøge oversetting uret frekvens (f.eks 200 MHz) og få estimeted clock frekvens.Derefter lave en ny syntese skridt med et nyt ur frekvens i nærheden af den tidligere konstateret (brug en lille smule højere frekvens end den tidligere fundet en)