syntese design med hukommelse makroer

[Miho]

Hej,

Jeg vil gerne syntetisere et design, som omfatter hukommelse makroer, som blev skabt af et hukommelseskort compiler til vores mål, bibliotek og er tilgængelige som. Vhdl til simulering og også. Lib,. Db (samlet dem selv). LEF, og og nogle andre filer.

Mit mål er at syntetisere den samlede konstruktion, herunder erindringer og indhente oplysninger om timing, areal, strøm osv., herunder at hukommelsen er vigtigt for mig, da jeg ønsker at anmærke skifte aktivitet med faktiske data i hukommelsen for at få præcise effekt skøn.

Problemet med hukommelse makroer er, at de, selv om de er fastsat i størrelse, bredde osv. indeholder masser af generiske lægemidler af typen reel eller VitalDelayType som ikke suported af design compileren.

Hvad skal jeg gøre ved det.Er min tilgang fornuftig på alle?

Tak for alle tips.

 

[the_penetrator]

Det VITAL modeller er kun til post-syntese simulering (eller post-PNR).

I Leonardo jeg bruger, er det muligt (men mere tricky end DC vel) til at kopiere biblioteket filen for hukommelsen komponent til biblioteket dir.Det er ikke den samme fil som for standard celle biblioteket.

Læg biblioteket for den komponent fra din syntese script.

Det bør være ens for DC med. Lib-filer.

the_penetratorŠ

 

[zyphor]

hjælp hukommelse compiler til at generere. db fil til dc.

 

[Aramis]

Miho skrev:

Hej,Jeg vil gerne syntetisere et design, som omfatter hukommelse makroer, som blev skabt af et hukommelseskort compiler til vores mål, bibliotek og er tilgængelige som. Vhdl til simulering og også. Lib,. Db (samlet dem selv). LEF, og og nogle andre filer.Mit mål er at syntetisere den samlede konstruktion, herunder erindringer og indhente oplysninger om timing, areal, strøm osv., herunder at hukommelsen er vigtigt for mig, da jeg ønsker at anmærke skifte aktivitet med faktiske data i hukommelsen for at få præcise effekt skøn.Problemet med hukommelse makroer er, at de, selv om de er fastsat i størrelse, bredde osv. indeholder masser af generiske lægemidler af typen reel eller VitalDelayType som ikke suported af design compileren.Hvad skal jeg gøre ved det.
Er min tilgang fornuftig på alle?Tak for alle tips.

 

[jkfoo]

I DC, instantieres i hukommelse i VHDL fil vil blive behandlet som black box, læser ikke behavorial model af hukommelsen i DC, da de ikke vil blive anerkendt og syntetiseret.Timingen buer og området er defineret i .lib / .db, vil du kunne udføres før-layout timing kontrol med hukommelse (under en syntese og STA).Med hensyn til magten, noget hukommelse oversætteren er i stand til at generere dataarket og angive strømforbrug under visse betingelser, så du er i stand til at gøre dine egne skøn.

 

[Miho]

@ Aramis: tak, at løst mit problem.I mellemtiden havde regnet det selv sortof ved en tilfældighed.Thanks anyway!