Synthesis problem

[akp494]

Jeg bruger indeks at få adgang til visse dele af et skift register som dette indeks ændringer værdier afhængigt af visse betingelser.
i VHDL det stykke kode ser sådan her ud:
a <= reg (ptr
1 downto ptr) hvor a er en to bit vektor.

Når jeg forsøger at sammenfatte ovenstående stykke kode, Synopsys DC siger en konstant forventes som indekset.

Efter min mening syntesen værktøj bør opgraderes til at udlede disse slags implementeringer.Her 'reg' er defineret, "a" er defineret, og også "ptr" er defineret og dermed værktøjet bør ikke ideelt se et problem med at gennemføre dette.<img src="http://www.edaboard.com/images/smiles/icon_sad.gif" alt="Ked af det" border="0" />

 

[Hawk]

hvad er dc version du bruger???
hvad der er den version af simulator du bruger?

 

[akp494]

Hej Hwak
Jeg bruger DC version 2003.12.Jeg tror det
er ret nyeste udgave.

 

[Hawk]

De bør tænke som HW ikke SW,
fortælle nøjagtigt til dc, hvad du mener.
fx hvis du tilføjer 1, bør du tilføje 1'b1 (ligesom i verilog) etc '.

 

[akp494]

Hej Hawk
Jeg gætter du går det galt.

Lad mig forklare problemet på en anden måde.

Antag at jeg har følgende signal erklæringer.signal reg: std_logic_vector (15 downto 0);signal ptr: integer;signal a: std_logic_vector (1 downto 0);Så på et eller andet sted i koden, når jeg siger,a <= reg (ptr

1 downto ptr)Nu, hvis jeg forsøger at sammenfatte denne kode ved hjælp af DC det giver en fejl på ovenstående opgørelse følgende kommentar.

"En konstant forventes som indeks"Er der nogen løse dette?Er det et problem med værktøjet.

 

[rol73]

Sorry, min løsning blev allerede udstationeret i en anden stilling ...Jeg
har slettet den

- Tilpasset af forfatteren