System Verilog Verifikation Env

[asicganesh]

Hej

Can anybody deler en typisk verifikation miljøet ved hjælp af systemet verilog ..Jeg ønsker at udvikle et miljø ..dermed vil nogle eksempel kode's ..

Hvad angår
Ganesh S

 

[deepu_s_s]

Prøv Mentor's AVM.det er gode eksempler for system verilog og systemet C
Beklager, men du skal login for at se denne tilslutningskrav

 

[enchanter]

Jeg tror, at det ikke har den gratis download nu.Am I right?

 

[aji_vlsi]

asicganesh wrote:

HejCan anybody deler en typisk verifikation miljøet ved hjælp af systemet verilog ..
Jeg ønsker at udvikle et miljø ..
dermed vil nogle eksempel kode's ..Hvad angår

Ganesh S