SystemVerilog overlegen for syntese???

[deepa1206]

Hej

Jeg forsøger at forstå, hvordan SystemVerilog kan være mere nyttigt end VHDL / Verilog for design og syntese en kreds.Jeg er klar over, at det har interface, always_comb osv. som støtte i syntese.

Har nogen syntetiserede et design kodet i SystemVerilog og fundet væsentlig forbedring i området / effekt / timing under syntesen i forhold til design i Verilog / VHDL?Dette kan være på grund af de særlige sproglige konstruktioner???Lad mig vide.

Tak

 

[pmat]

Hej,
Jeg er også interesseret i højt modeller
som SV.Kan nogen give os indsigt i, hvordan du kan formelt
verificere fra SV????(Sidestillelse Kontrol???)

Thnx,
Pavlos