Test af IC CMOS inverter

[mohazaga]

Hi,,,

Jeg design en CMOS inverter bruger 0.35u proces, og jeg teste sin produktion af input forskellige frekvens firkantede pulser.
Resultaterne af de inverter få fordrejet efter 1M, er, at på grund af RC parasitaere indført ved Fab.proces.
Også, hvorfor der er overskridelsesprocent og undershoot spiste begyndelsen af stige-/faldetiderne output puls?er, at på grund af RCL parasitaere af IC pad kontakt?

Kan du hjælpe please?
Se output på input af 5k, 50k, 200k, 2M & 5M.

Freq-5KHz

<img src="http://images.elektroda.net/57_1241687902_thumb.jpg" border="0" alt=""/>Freq-50KHz

<img src="http://images.elektroda.net/38_1241687981_thumb.jpg" border="0" alt=""/>Freq-200KHz

<img src="http://images.elektroda.net/30_1241688016_thumb.jpg" border="0" alt=""/>Freq-2MHz

<img src="http://images.elektroda.net/69_1241688060_thumb.jpg" border="0" alt=""/>Freq-5MHz

<img src="http://images.elektroda.net/12_1241688102_thumb.jpg" border="0" alt=""/>

 

[dalraist]

mohazaga wrote:

Resultaterne af de inverter få fordrejet efter 1M, er, at på grund af RC parasitaere indført ved Fab.
proces.

 

[mohazaga]

Hej,

Overskridelsen / undershoot skyldes CGD eller CDB (Drain-bulk) til PMOS og NMOS?
tak

 

[dalraist]

Det er på grund af CGD som ved høje frekvens bliver en "kort" fra ind og ud af inverter.

 

[mohazaga]

Hi,,,

Denne overskridelse / undershoot skyldes overførsel af input dræbte til produktionen i hele input til output koblingsspole kapacitans (Auvergne, Daga et al. 2000).At sammenkoblingsanordninger kapacitans er påvirke af CGD-p, n overlapning capacitances på outputtet, og under hensyntagen til de såkaldte Miller virkning (Rabaey, Chandrakasan et al. 2003).

Er det OK
Thanx