testbench for verilog Netlist

[siva_7517]

Hej alle,

Kan jeg bruge den samme testbench for funktionelle simulering i nclaunch og timing verifikation i gate niveau simulering (som allerede er optimeret med teknologi bibliotek)
Fra hvad jeg har lagt mærke til den model for verilog Netlist er anderledes sammenlignet med den oprindelige verilog kodning (før optimeret), fordi der er standard celle navn indgår i kodning.Så skal jeg definere standard celle navn i testbench for porten niveau simulation?

Siva

 

[tarkyss]

Du kan inkludere din verilog model, som biblioteket udbyder i dig testbench,

 

[siva_7517]

Hej,

Kan jeg kende den kommando til at omfatte verilog model i testbench?

siva

 

[xuanzhu]

hvis din testbench ikke indeholder hierarki sti og interne signal, kan du bruge det direkte i din gate lvl simulering.i gate simulering, skal du inkludere dit gate biblioteket i din gate Netlist

 

[siva_7517]

hej,

Er omfatter kommandoen for herunder porten biblioteket til gate Netlist:

«omfatter tools/......./silterra18.v

 

[tarkyss]

ja

 

[Nandy]

Du kan bruge kompilere mulighed for at medtage biblioteksarkiv.
For eksempel, v-tools/......./silterra18.v i vcs eller verilog-XL.

Nandy
www.nandigits.com
Netlist Debug / ECO i GUI mode.