tilbage annoted spørgsmål

[rk29]

Hej alle,
Vi har et problem, mens den kører Nominel tilfælde Tilbage kommenteret simuleringer.
En kraft, der gøres på et topniveau signal forårsager ikke den kraft, der skal
formeret om Pin, som det er forbundet forårsager vores simulationer
til at mislykkes.
Vi kunne kontrollere dette punkt i GUI.Der er ingen særlig advarsel / fejl
budskab om at hjælpe os debug.
Dette problem opstår ikke, mens den kører Best sag eller det værste
simuleringer, hvor vi kunne bekræfte, GUI, at både signal og Pin
er tvunget.

Et punkt at fortælle er, at den øverste Netlist er en verilog en, men den model for IO0 underlag er vhdl.vi bruger NCSIM

Tak
RK

 

[vlsichipdesigner]

my 2 cents,

bør der være noget galt i den generation af SDF-filer til typiske tilfælde derefter.

prøv at læse chippen niveau verilog Netlist og genereres typisk tilfælde SDF fil i primetime og se om du kan beskrive ordentligt, og der er ingen annotation spørgsmål.
prøv rapport timing gennem benet, som du er interesseret i både de typiske og andet hjørne sag og check.

venlig hilsen,

lykkelig designe,chip-design på den nemme måde

http://www.vlsichipdesign.com

 

[paulki]

Check din SDF fil, der har TYPISKE / nominel værdi oplysninger.Det meste af tiden, mens dumping SDF, ville TYP være NULL.