transistor dimensionering

D

deepa

Guest
Gennemføre ligningen X = ((A B) (C D E) F) G hjælp af supplerende
CMOS.Størrelse de enheder, således at produktionen modstand er den samme som for en inverter
med en NMOS W / L = 2 og PMOS W / L = 6.Som input mønster (r) vil give de værste og
bedste tilsvarende pull-up-eller pull-down modstand?
dette er et spørgsmål fra RAbaey, der er mange lignende sådan dimensionering spørgsmål, hvordan man kan gå om at løse dem

 
Kære deepa,

Jeg kan forklare det for dig let, selv størrelse dem til dig, men hvis jeg gjorde, vil du ikke lære ..
så, følg mig, og du vil gøre det til sidst, og være glad for, at jeg ikke gøre det for dig

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />Nå?

For det første, jeg ønsker at tegne den skematiske af funciton du skrev ..fortælle mig, hvis du ikke ved, hvordan ..

Efter tegning det, vil jeg vise dig, hvordan du størrelse både NMOS og PMOS, OK?

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />Best Wishes,
Ahmad,

 
Ja jeg ved hvordan man skaber den skematiske,, jeg donnot vide, hvordan vi skal fortsætte,,
Jeg har vedhæftet en fil tegning af den skematiske, har jeg misset de VDD n Vss værdier ..
Beklager, men du skal logge ind for at se denne vedhæftede fil

 
Well done, men du glemte at slutte G PMOS godt

<img src="http://www.edaboard.com/images/smiles/icon_biggrin.gif" alt="Meget glad" border="0" />og om VDD og Vss, anser dem for noget, vil det ikke ligegyldigt,

Sige VDD = 3V, og Vss = 0V ...

Nu har du fået at vide, at limningen afhænger af den kritiske vej trainstors i både PMOS og NMOS kredsløb indvidually, dvs du vil størrelsen PMOS derefter størrelse NMOS transistorer, som hvis thery're to særskilte problemer ..ok?

Nu, i PMOS kredsløb, hvor er stien SERIES transistorer, der vil forårsage maksimal forsinkelse, hvis de er alt sammen?Er det ikke CDEF?Det indeholder fire serier PMOS, så vil vi størrelse, og andre PMOS afhængigt af det ..

Hvordan?Når to MOSFETs blive i serie, det er simlar at en transistor med dobbelt længde, og samme bredde, dvs for fire serier MOSFETs med L = 1 og R = 1 (for eksempel), de deraf W / L = 1 / 4, at lad det blive 1 igen, er du nødt til at øge W af de fire transistorer til 4, forstået dette?

Det samme begreb anvendes på to parallelle MOSFETs, men nu W vil blive fordoblet med det samme L, hvorfor to parallelle MOSFETs har W = 1 og L = 1 giver samlet W / L = 2 / 1 ...

Så vil du først størrelsen på den kritiske vej til at have deraf W / L = 1, anvende begrebet ovenfor (jeg vil overlade det til dig at gøre) ..

Nu mener de to andre grene, AB filial, og G filial, de er parallel med en filial af tilsvarende størrelse .....(du beregne det

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

), Størrelse, at det er det samme som det ...

Nu har du tilsvarende worst case sti i træk op nettet (PMOS) aspekt ration W / L = 1, for at få det lige 6, simpelthen, multipliceres hver størrelse, du har opnået ved 6 ...det er det,

Anvende samme koncept på PDN (NMOS) ...

Vedlagte dokument kan være en hjælp til dig ...

Jeg håber, at der hjalp dig

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />Hilsen,
Ahmad,

 
Så hvis jeg størrelsen af pmos transistorer (C, D, E, F) som 4 (W / L) p pr hvad u har sagt, derefter til størrelse, AB, som er parallelt med C, D, E, så den effektive resisitance af A-og B i serie shold være den samme som for C, D, E i serien er det så, da A og B shld være af størrelse 4/1.5 (W / L) p er det? så størrelsen af G er (W / L) p eh?

 
Har du læst vedlagt jeg?Læs dimensionering side og forsøge at besvare dit spørgsmål ..

 
isnt denne erklæring forkert
For VI = VL = 0.2V, mindre NMOS VGS end VTN (TRIODE).
når Vgs <VTN det er afskåret ikke i TRIODE region, dette er til stede i den tredje side i pdf,.,

 
Hej!
Jeg tror, hvad så!
Beklager, men du skal logge ind for at se denne vedhæftede fil

 
Hello!!
Jeg tror, hvad så!
Beklager, men du skal logge ind for at se denne vedhæftede fil

 
wat er disse filer indeholder,,, jeg gjorde understant om ur besvare eller Askin

 
deepa skrev:

wat er disse filer indeholder,,, jeg gjorde understant om ur besvare eller Askin
 
Ahmad,

JEG skønt dont blive dette svar,,, hvis jeg bruger formler i pdf,,, hvis de tilsvarende (W / L) p givet i løsningens pdf (111.pdf) doesn beregne til 2 (W / L) ..
pr Deres forklaring, hvis jeg kun i stand til at forstå, hvordan C, D, E, F, bliver værdier 4 (W / L), og selv det skal ganges med 2 .. isnt it???
kunne u pls forklare løsning ..

 
Denne let!
Når du har tre transistorer i serie forbundne, at det fælles længe steget.
Men bredde ophold Contant!
Kredsløbet vi skal konvertere lige inverter
Derfor for at Kp af tre transistorer blev lige Kp ækvivalenter af en transistor gøre næste
Leq = 3 * L Weq = W
se billede!!

http://images.elektroda.net/59_1163773493.jpg

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top