Transistor-Level pålidelighed simuleringer

B

bastos4321

Guest
Jeg har brug for at gøre nogle MOS Transistor-Level pålidelighed simuleringer. Er der nogen har oplysninger om denne type af simuleringer. Tak. Bastos
 
Brug PSpice Simulink MOS niveau. Der er 3 niveau SPICE. Du kan kontrollere rigtigheden af hvert niveau.
 
Nej, problemet er ikke, at én. Jeg ønsker at simulere den aldrende hver transistor, på grund af varmt elektron effekt og en negativ bias temperatur ustabilitet. Disse effekter forårsager et skift i den VT af MOS og forårsager asymmetri i enheden IV egenskaber. Dette er problematisk i 90nm og lavere tech. enheder. Bastos
 
Jeg tror der er nogle nye værktøjer at levere denne form for simulation. For regelmæssig simulering er der kun en løsning. 1. Grænsen til smasll kredsløb eller et mindre fokus på nogle aprt af kredsløbet. 2. Simulere en regelmæssig komplet forløb 3. Behandle spændinger og strømme i de enheder om en aldrende model 4. Juster individuel proces / model parameter på den aldrende værdi. Den anden måde er 1. Gør omkring hvert aldrende følsomme enhed en subcircuit 2. Lav en adfærd, som forstand aldrende kritiske terminal værdier 3. Beregn aldrende, mens den kører simulering i adfærden 4. Feed beregne aldrende i ækvivalente kilder
 
Den eneste simulator, der har disse funktioner er Hsim5plus. Bastos
 
Bastos mener jeg, at Cadence's UltraSIM også simulerer det.
 
Så vidt jeg ved, findes der nogle ligninger, som fortæller om den aldrende effekt på Vt & I (SAT). Men jeg ved ikke, om en model findes til dette.
 
[Quote = hoangthanhtung] Brug PSpice Simulink MOS niveau. Der er 3 niveau SPICE. Du kan kontrollere rigtigheden af hvert niveau. [/Quote]
 
Hej Bastos, Den nye version af Eldo også simulerer aldring. Men det er op til dig at karakterisere den model. Mere om dette senere. (Jeg må gå)
 
Jeg husker Berkeley havde nogle papirer på en sådan simulator. Tjek Chemming Hu's gruppe på UC Berkeley. Ideen er at gøre ældre Sims (nedbrydning i Mos char) og se om jeg ændrer med mere end 10% i nogen blok over 7yr/15 yr
 
Dette er en usædvanlig ting at gøre. Under en "Process Qualification" den FAB vil gennemføre den langsigtede pålidelighed afprøvning af transistorer. Disse accelereres ved hjælp af langt højere VDD og temperaturer end transistoren nogensinde vil se. Til Hot Carrier, ville modellering dette kræve en 3D simulator og meget præcis detials af doping profiler under LDD spacer i hver transistor. Det vil også kræve detaljeret viden om elektron fældefangst adfærd porten oxid - noget, der ville være specifikke for fremstillingssektoren. Den FAB vil normalt kvalificere processen, når HCI understregede ikke nedsætter gm af enheden med mere end 10% over 10 år. Så hvis du har brug for at simulere hvad der sker med transistor efter 10 års brug, kan nedbrydningen antages at være 10%. Dette er blot for HCI - andre mekanismer for nedbrydning findes. Afprøvning af disse mekanismer er kontrolleret af JDEC (eller noget) standarder, bør så dokumentation være tilgængelig et eller andet sted.
 
Jeg tror, at du bedre d spørg din proces interface, hvis de har en model for alderen transistorer. Du kan sandsynligvis nødt til at gøre det selv er baseret på en langsom sag model eller deromkring, til også at omfatte aldring effekter. Ved den måde, hvilke effekter hsim5 + i sine simulering?
 
Tak for alle de info. Jeg forsøger at få noget info fra fab. I hsim5 + er model HCI og NBTI. Bastos
 
der er et værktøj kaldet "btabert", der kan simulere pålideligheden af semiconducotor.you også brug for et andet værktøj, som kaldes "realsim pro" til eksakte nogle parametre er nødvendig for "btabert".
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top