Transistor matcher?

[Syukri]

Hej ... Jeg er den nye fyr her,

I mit Bach.tese papiret et af de design jeg skal gøre er at designe layoutet på Diffrential forstærker ... Jeg har fundet ud af, at transistoren mathing er vigtigt for at få gode resultater.Kan jeg få nogen tips ....

Furthremore, i Layout geometrisk design teknik, hvordan får jeg et lavt strømforbrug design for Op-Amp.Kan jeg bare bruge stort område af poly

 

[sunny153]

Transistoren matchende er pænt i Art of Analog Layout bog af Alan Hasting.

 

[SkyHigh]

Syukri,

1.På skematiske niveau, binde hovedparten af NMOS transistorer tvilling CE til et fælles grundlag.
2.I layoutet, for at kontrollere, om de NMOS transistorer er placeret i samme godt, der deler samme udbredelse / doping / aktive lag.
3.Kontrollér også, at aktive belastning (strøm) er symmtrical og poly-Si-forbindelser er parallelle og lige mellem aktive belastning og NMOS transistorer.

At reducere strømforbruget,
1.reducere aspekt ration af matchende transistorer, dvs nedgang W da L er fast.
2.add poly-Si modstand, hver mellem kilden NMOS og den fælles CE haleknudepunktet.
3.tilføje nuværende vask, reducere skærmformat på aktiv belastning.fald W.

 

[Humungus]

SkyHigh,

reducere W transitors for givet L kun forværre den matchende da det afhænger af 1/sqrt (WL)

Anyway, men kun for nuværende kilder, at øge W ikke øge deres nuværende forbrug.Endnu mere, dette gøre transistorer til at gå mere ind i svag inversio, som for differentieret par stigning GM og derefter matche.

Du kan også forklare effekten af at forbinde kilde til transistorer til CE ved hjælp af et poly striber?

 

[Syukri]

Thanks a lot fyrens ....
Anyway størrelsessortering af poly linje, som jeg mener før, er, at i forbindelse med udarbejdelsen layout, mindstemål af poly er 2λ, jeg mente det ved at øge λ

 

[starcoming]

1.kan du læse nogle layout bøger
2.Du kan forstørre størrelser af transistorer til at matche og deceasing λ (kanal længde graduering effekt), vil dog dit kredsløb lider under stigende af parastic effekter.

 

[baenisch]

Hej

Jeg vil anbefale at bruge dummy transistorer til indgangspar den currentmirror
og currentsource.Take care om metaldensity lige over
af transistorer.Tilbring en smule mere overlap for brøndene at reducere godt proximitiy
virkning.Design af transistorer på en sådan måde, at den nuværende ledelse er i samme
retning.Det bør give gode silicium resultater

Hilsner

Andi

 

[Cretu]

Hvis jeg må tilføje noget andet.Fælles tyngdepunkt er vejen at gå tilføje, hvad de andre har sagt.Hvis du skal bruge den mindste input offset og den bedste sammensætning (endnu bedre end den normale fælles tyngdepunkt), der er endda en bedre måde at gøre det.Det hedder anden orden fælles tyngdepunkt

hilsen

 

[franck]

1)
"anden ordens fælles tyngdepunkt"
Kan vi få mere information?

2)
"dummy transistorer til indgangspar"
Igen, behøver du ikke sutter på indgangspar så længe du laver et fælles tyngdepunkt.

Franck.

 

[Cretu]

franck skrev:

1)

"anden ordens fælles tyngdepunkt"

Kan vi få mere information?2)

"dummy transistorer til indgangspar"

Igen, behøver du ikke sutter på indgangspar så længe du laver et fælles tyngdepunkt.Franck.

 

[GDF]

Humungus skrev:

SkyHigh,reducere W transitors for givet L kun forværre den matchende da det afhænger af 1/sqrt (WL)Anyway, men kun for nuværende kilder, at øge W ikke øge deres nuværende forbrug.
Endnu mere, dette gøre transistorer til at gå mere ind i svag inversio, som for differentieret par stigning GM og derefter matche.Du kan også forklare effekten af at forbinde kilde til transistorer til CE ved hjælp af et poly striber?