Tricky spørgsmål i VHDL??

[dcreddy1980]

hej ...

enhed test
port (X: i std_logic;
CLK: i std_logic;
Y: out std_logic);
ende test;
arkitektur adfærd test
signal tmp: integer: = 3;
signal ur periode: time: = 2 ns;
begynd
Y <= X efter tmp * ur periode;
ende adfærd;

u være nødt til at få den samme adfærd som de ovenfor viste men ikke ved hjælp efter meddelelsen i koden for at forsinke InOut data.

 

[masai_mara]

Du har lige forud for denne opgave med vente erklæring til temp * periode tid.

 

[haoboy]

tilføje en tæller i ur blok.

 

[nand_gates]

er dette korrekt?

Kode:

enhed test

port (X: i std_logic;

CLK: i std_logic;

Y: out std_logic);

ende test;

arkitektur adfærd test

signal tmp: integer: = 3;

signal clock_period: time: = 2 ns;

begynd

proces

begynd

vente på tmp * clock_period;

Y <= X;

end process;

ende adfærd;

 

[khorram]

Hvis du mener at designe nogle synthesizable udsagn i stedet for at vente erklæring, skal du gennemføre det ved hjælp af en tæller.
Hvis dit ur periode er 2 ns, og du ønsker at vente på (3 * 2 ns) 6 ns, skal du tilføje en tæller, som tæller fra 0 til 3.Efter at have modtaget 3 på disken, kan du tildele X til Y.

Hilsen,
KH

 

[Ace-X]

, you forgot about sensitivity list for your process.

nand_gates,
du glemte følsomhed over for din proces.

 

[eziggurat]

Fortæl mig, hvis jeg er forkert, er ikke vente erklæring ikke synthesisble?Sandsynligvis har jeg brug VHDL for et par måneder og den sammenfattende redskaber kan have ændret sig.

 

[Ace-X]

eziggurat skrev:

Fortæl mig, hvis jeg er forkert, er ikke vente erklæring ikke synthesisble?
Sandsynligvis har jeg brug VHDL for et par måneder og den sammenfattende redskaber kan have ændret sig.

 

[eziggurat]

opps, bare gennemse det uden at kigge på den sidste del

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smile" border="0" />

 

[aji_vlsi]

Ace-X skrev:

, you forgot about sensitivity list for your process.
nand_gates,
du glemte følsomhed over for din proces.

 

[dcreddy1980]

HI *,

1 2 3 4 5 6
- - - - - --
| | | | | | | | | | | | (CLK)
--- - - - - - --
----------------
| (X-indgang)
------------

-------------
|
---------------- (Y-output)

blot tage et kig på de ovennævnte tal ... redegørelsen Y <= X efter 2 ns; vil give u den bølgeform som ovenfor ... hvis lignende .. hvis Y <= X efter 4 ns er til stede så o / p (Y bør være lav i første omgang, og vil blive højt i "punkt 5" med henvisning til CLK signal) ...

Jeg glemte at nævne .. koden skal være en synthesizable en ...

 

[Ace-X]

aji_vlsi skrev:Nej, VHDL ikke mulighed for en prcoess med følsomhed over at have nogen vente erklæringer indeni.