Ulempen for at øge gate område med input tr.

[Hughes]

I CMOS op amp design, er input-refered støj og input offset relateret til gaten området input transistorer.For at opnå lav støj og lav offset, kan input transistorer nødt til at være store.Men hvad ulemper vil opstå med store input transistorer ud over den øgede chip-området?

 

[krashkealoha]

Den ulempe vil være, at din capacitances, gate-drain og drain-bulk, vil øge derfor nedværdigende / begrænsning af båndbredde.

 

[Hughes]

Hvilke andre problemer kan findes, hvis den båndbredde og chip område i tilstrækkelig grad opfylder de krav?

Jeg spørger, fordi nogen foreslog, at jeg skulle reducere input transistorer 'område i en af mine op amp design.Dette design var støjende, men havde en tilstrækkelig båndbredde og acceptabel chip-området.

 

[krashkealoha]

Jeg ved ikke, hvad du mener med "støjende".Hvis det input, der er omhandlet støj, skal reducere Porten modstand fra øget dimensionering af transistorer er nok det bedste.

Den eneste anden ulempe jeg kan tænke på er, at dine input capacitance vil stige, fordi CGD & CGS kapacitans er stigende.Hvis der er nogen, der kører input med en meget høj slew rate, vil dette medføre et overforbrug / underskridelse ved indgangen, som derefter vil blive forstærket af din opamp.Outputtet kan derefter have ringen på bølgeform med en høj afregning tid.

 

[Hughes]

Tak.

Ja, jeg mener TXRX har et stort input-refered støj.

 

[jordan76]

Ud over de ovennævnte spørgsmål, som andre mennesker, kan du også passe på stigningen i produktionen swing, som kan forårsage anden etape forvrængning og linearitet problem.

Bare mine tanker.Venligst rette mig hvis jeg tager fejl.

hilsen,
jordan76

 

[sutapanaki]

En anden ting også kommer til at tænke.Normalt og især for at reducere offset du har brug for at øge W / L, ikke bare WL.For en fast løbende, vil en forhøjelse af W / L ud over en vis grænse sætte din diff-pair transistorer i subthreshold region i drift, som regel ikke en god ting at gøre.

 

[strabush]

En konsekvenser af stigningen af input kapacitans er, at det vil forhindre anvendelsen af stor værdi feedback modstande, da det vil tilføre faseskift til den feedback, aftagende fase margen.Faldende feedback modstandene værdi at mindske faseskift vil øge udgangseffekt leveret til den feedback, netværk og øge det samlede strømforbrug REG.

 

[jordan76]

sutapanaki skrev:

En anden ting også kommer til at tænke.
Normalt og især for at reducere offset du har brug for at øge W / L, ikke bare WL.
For en fast løbende, vil en forhøjelse af W / L ud over en vis grænse sætte din diff-pair transistorer i subthreshold region i drift, som regel ikke en god ting at gøre.

 

[sutapanaki]

Hvis du holder drain nuværende faste, afgivet af halen aktuelle kilde af diff.par, og samtidig øge W / L, får du høj gm, hvilket er godt for reduktion af offset og støj.Men dette mindsker også overdrive spænding.Små overgear spænding betyder, at forskellen mellem Vgs og femte bliver mindre, det er den transistor begynder at arbejde med Vgs tæt på tærskel, der er tæt på eller i mætning.For én ting, du ikke har en god matchning der længere.