ur begrænsninger

[vsrpkumar]

Jeg er i en design.In Klokgenerering enhed jeg har visse krusning ure og medierede clocks.i ønsker at tvang dem i qu (at) rtus s / w. Kan nogen hjælpe mig med hensyn til this.I er et presserende behov for it.Thanking du
kumar

 

[echo47]

Det kan være et mareridt!Jeg foreslår, redesign af projektet med synkrone logik at fjerne krusning ure og gated ure.

For yderligere forklaring henvises til denne Altera papir, "Retningslinjer for design for at opnå optimale resultater i FPGAs"
http://www.altera.com/literature/cp/fpgas-optimal-results-396.pdf

eller denne ene fra qu (at) rtus håndbog, "Design Anbefalinger for Altera Devices"
http://www.altera.com/literature/hb/qts/qts_qii51006.pdf

 

[alt007]

hej,
bruge muligheden for auto låge ur konvertering muligheden i qu (at) rtus værktøjer, det kan hjælpe un anden måde.

hilsen
alt007

 

[yasser_shoukry]

echo47 skrev:

Det kan være et mareridt!
Jeg foreslår, redesign af projektet med synkrone logik at fjerne krusning ure og gated ure.

 

[master.ro]

Hej venner!?

Hvad er ripple ur?

Tak!

 

[anmolvlsi13]

Ripple CLK vil vi genereres, når du r bruger Ripple (Asynch.) Counter i dit design.
Du kan lægge pres ved at vælge CLEAR & Preset signal i dit design.

Låge CLK er kun nyttig for lav effekt krav.
Anmol