Ur gating?

[mouzid]

Hej alle,
Jeg bruger en simpel dividere med 2 Frequency divider kredsløb designet med et asynkront procedurekald nulstille flip-flop til at få 50 MHz fra en reference ur på 100 Mhz.Den deraf følgende lav hastighed ur s bruges til at synkronisere et andet kredsløb.Jeg bruger nulstille pin af Frequency divider til at aktivere og deaktivere syntesen af den lave hastighed ur.

Er denne teknik er et ur gating-teknik?

 

[jbeniston]

Hvis uret kun går gennem en AND-gate - så ja.Hvis det går igennem D og ud af Q stifter af en FF så ikke.

 

[mouzid]

Kig venligst på banen nedenfor,

Når Styresignal er lavt, kredsløbet opdele input frekvens og skabe en 50 MHz clock-signalet, når styresignalet er højt output er nul.

Er det et ur gating?
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[NIR Dahan]

De delte uret, ikke gated det.
du kan tænke på låge ur som overfører kanter eller ej.
hvis du ønsker at få halvdelen af frekvensen af uret gating, ville afgiften cyklus af din ud ur skifte fra de 50%, du har nu.

ND
http://asicdigitaldesign.wordpress.com

 

[Marcs]

Nej, kredsløbet viser en skillevæg, ikke clock gating.

Clock gating er en energibesparende teknik, hvor du slukker for visse grene af uret træ, når denne del af den logik er ikke nødvendig.Det sparer en masse strøm ved at forhindre nåle kobling af disse stoffiltre og ur buffere.

Et ur gate i sin enkleste form er en AND-gate med pin A forbundet til uret og pin B forbundet med en 'aktivere' signal.Hvis den mulighed er høj derefter uret passerer gennem OG.Hvis den mulighed er lav, så uret signalet er blokeret.

I praksis har brug for et ur gate en gennemsigtig låsen også.De fleste halvleder biblioteker indeholder flere integrerede klokken gating (ICG) celler, der gennemfører en fuldstændig ur gate kredsløb med en lås, test muligt, regelmæssig muliggør og ur input / output. [/ Img]

 

[mouzid]

Til Nir Dahan og Marcs,

Jeg ved udmærket, at det er en frekvens skillevæg.Mit spørgsmål er ganske simpelt: Som jeg forklarede, med styresignalet vi kan kommandoen frekvensen divider, således at uret er genereret, når dette signal er lavt, og uret er stoped, når den er høj.

Tilnærmelsesvis, kredsløbet svarer til følgende kredsløb, hvor de 50 MHz signalet er ANDed med Styresignal (En grundlæggende clock gating teknik).

Hvis du sammenligner de 2 Circuit de har den samme funktion, men ikke antallet af porte tælle.
Mit mål er at reducere det område af mit kredsløb.

Jeg kommer tilbage til spørgsmålet: Kan jeg kalder teknikken i første kredsløb som gating?

Tak.
Beklager, men du skal logge ind for at se denne vedhæftede fil

 

[Marcs]

Ja, logisk er det, der svarer til clock gating.Der er dog 2 point du har brug for at tjekke, før du beslutter, at det virker:

1.Hvor kommer de kontrol-signalet kommer fra?Er det genereres fra flops drevet af 50MHz ur du slukke?Er du sikker på kontrol timingen er hurtig nok til at blokere den korrekte ur kanten?Hvad med ekstra overgange som følge af race betingelser for reset?Du vil også nødt til at garantere, at der aldrig er en glitch på reset signal.Jeg kender ikke problemet med din gate eller kilden til din styresignal, men jeg får en dårlig fornemmelse om de praktiske pålideligheden af denne "ur gate".

2 Hvis dit mål er at redde område, du vil måske også gerne undersøge, om et resetable flip-flop er i virkeligheden mindre end et regulært flop plus en normal ur gate.

 

[mouzid]

Marcs skrev:

Ja, logisk er det, der svarer til clock gating.
Der er dog 2 point du har brug for at tjekke, før du beslutter, at det virker:1.
Hvor kommer de kontrol-signalet kommer fra?
Er det genereres fra flops drevet af 50MHz ur du slukke?
Er du sikker på kontrol timingen er hurtig nok til at blokere den korrekte ur kanten?
Hvad med

2 Hvis dit mål er at redde område, du vil måske også gerne undersøge, om et resetable flip-flop er i virkeligheden mindre end et regulært flop plus en normal ur gate.

 

[Marcs]

Hi Mouzid:

Det store problem med ur porte, som du absolut er nødt til at kontrollere, er, at i den logiske rum uret signalet er "ideelt".Det betyder, at det magiacally viser op på alle de ur ben på samme tid.

I en reel kredsløb, har du til at syntetisere et ur træ til at distribuere dette ur signal, og dette indebærer reelle forsinkelser.Dette kaldes "formeres mode".Fordi den ideelle tilstand STA ikke ved, hvad uret indsættelsen forsinkelsen er til hver flip-flop, er det umuligt for det virkelig at vide, om det så timingen vil arbejde eller ej.

For eksempel: Du siger, kontrol-signalet kommer fra stoffiltre drevet af 50MHz signal.Hvad hvis forsinkelsen fra din 50Mhz ur kilde pin til stoffiltre er 23ns?Vil dit kredsløb stadig arbejde?Kontroller opsætning og hold gange for at sikre.

Så skal du angive mål isætning forsinkelser og mål forvrænger i SDC, der passer til, hvad du tror er muligt, og derefter re-simulere.Find ud af hvor meget indsættelse forsinkelse du kan tåle, før den ikke længere virker.