Ur distributionsnet på eksisterende standard-celle-design er typisk bygget med afbalanceret RC træer. Disse træer kan tage form af binære træer, H træer, X træer eller vilkårlige matchede træ netværk. Ved en given værdi af processen, spænding og temperatur (og i mangel af induktive effekter) disse træer kan automatisk balanceret at have nominelt nul skævt. Men de indeholder ofte et dusin eller flere niveauer af buffer, som indfører en stor PVT følsomt latenstid. Endvidere kræver gældende ur syntese værktøjer benyttes ofte afbalancere de forskellige ur stier ved at handle buffer forsinkelse i den ene vej mod RC forsinkelse i en anden sti, der fører til en vanskelig afvejning af de stier, som er meget følsom over for PVT variationer. Et ur rygsøjlen drevet af en meget stor buffer er undertiden bruges til at erstatte de første par niveauer af ur buffer, hvilket mindsker latency og dertil hørende usikkerhed på bekostning af yderligere effekttab. Ur pigge, som er bredere interconnects, ofte kræver en analyse, der omfatter induktiv effekt
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
