Ur Vs Nulstil

[prabhu.er]

Kære Alle,

I Digital Circuit Design Når vi de-hævde reset signal.

Hvad der sker, før uret oscillerende vi de-hævde den nulstillet.der er nulstillet er de-gældende, men indtil ur er ikke kommet fra ur generator (ur er genereret af indre ur generator).I bestyrelsen på, hvordan dette design arbejde.Hvis der opstå problemer på grund af dette hjælpe mig.

Hilsen,
Prabhu

 

[asicdesigner]

Afhænger af, hvor logikken er konstrueret.Hvis du synkroniserer den nulstilles til at anvende synkron nulstille i dit design, vil synkroniseringen af nulstille forsinket, indtil uret ankommer, og også disse uddata fra FFS.Hvis du bruger asynkron reset, vil kun den udgående data blive forsinket, indtil uret ankommer.

I begge tilfælde, kan jeg ikke se nogen problemer.Regel om bord nok tid er givet mellem påstand og de-påstand om nulstilling før du starter normal drift.

 

[sachin_kirdat]

tænke på opstart tid oscillatorLagt efter 15 sekunder:jitter og ustabil CLK

 

[vlsi_freak]

Fra dit spørgsmål, tror jeg, at der er noget problem som sådan i bestyrelsen niveau.
Kan du gøre dit spørgsmål mere klart, på baggrund af denne tvivl

hilsen,
vanskabning

 

[prabhu.er]

Ok, nu prøver jeg at forklare tydeligt om min tvivl.

Bare En processor er det arbejder under 300MHz.Denne processor er interface med en perifer.

Processor og perifere begge har samme nulstille kaldt sys_rst_n (aktiv lav).Så, når processor reset er de-gældende perifere nulstilles også de-hævdet.

Processor har ur benævnt "sys_clk".perifere ur benævnt "p_clk".For at spare strøm formål p_clk er produceret (ved hjælp af interne ur divider kredsløb, kilde ur er sys_clk) og sende den til de perifere, når behovet for at anvende ellers p_clk er nul.

min tvivl er, hvad der sker i perifere logik i løbet efter sys_rst_n de-påstand, og før p_clk generation.

Dette er tilladt i design, og det skaber noget problem i bestyrelsesarbejde eller silicium.

 

[skyfaye]

Jeg tror, at dette skulle ikke volde nogen problemer.Dybest set den perifere er ude af nulstillet og klar, men det har ikke en aktiv ur.Så det er virkelig i en deaktivere tilstand.Hvis man antager, at processoren er den eneste enhed, der kontrollerer den, at den perifere behøver kun være i sætter statslige når processoren er nødvendigt at tale med den.Da processoren giver det en aktiv ur til at vågne op, skal alt være i orden.

- Hung