vaffel transistor layout procedure

D

deepak242003

Guest
Hej alle, Nogen har praktisk expereience af ævle transistor ..??? .. Er der nogen særlig procedure, der skal følges ..? Enhver henvisning docuemet vil være mere at hjælpe ful .. Deepak ..
 
Jeg tror ikke, der er en særlig procedure, kun kompromiser. Kroppen er normalt kun kontaktes omkring omkredsen af ​​mosfet så hvis du ikke har begravet lag, snapback i nmos er en højere mulighed. Jeg har set, hvor metal1 løber diagonalt på tværs af enheden og hvor metal1 zigzagger. ævle design har mere aktiv gate areal pr S / D-området, så vejkryds kapacitans er lavere. Men i hver celle hjørnerne af portene gennemfører ikke S / D strøm, så der er mere port til kanal kapacitans.
 
Jeg har gjort nogle produkter ved hjælp af ævle FETs, men fandt ikke meget forskel i det samlede område eller ydeevne for den ekstra indsats. Især når du kommer til strømninger, der ønsker mere end minimal metal bredde.
 

Welcome to EDABoard.com

Sponsor

Back
Top