VCO's målte frekvens er langt væk fra det simalated en

[fly_fish]

Jeg har designet en dual-band VCO i kortlagt RF 0.18um CMOS 1P6M proces.Det VCO's målte frekvens er lavere end den simalated freauency.Den differency er 100MHz.Dette medfører min PLL kredsløb kan ikke låse.PS: Den VCO 's mid-frekvens er 1.2G/1.5G.Desuden har jeg udvundet RC parameter fra VCO layout.Enhver, der kender årsagen?
Et andet spørgsmål: hvordan man udformer en test kredsløb for at kontrollere de nye IC-processen parameter?

 

[dick_freebird]

På denne frekvens jeg ville ikke finde det overraskende at blive 6-8% ud fra simuleret
(din proces kontrol på mange vigtige komponenter, der er værre end det, endsige
nøjagtighed, som du måske har (eller ikke) modeled den snyltende belastning,
levering hænge, wirebond effekter og så videre.

Jeg har fundet problemer med mere end én gang, forsøger at teste oscillationsfrekvens på
sonde.Udbuddet kan få vældig travlt, hvis du ikke har udnyttet i tilstrækkelig on-chip
afkobling at dræbe interne skift pigge (Qswitching bør være mindre end
10% af Qdecouple er min tommelfingerregel).

Du skal henvende sig til problemet med en ordnet liste over mulige
mangler, og banke dem ned et efter et (helst i simulering, ved
tilføjer realisme for hver, indtil du ser noget, begynder at give mening).

 

[fly_fish]

Tak, dick_freebird!Du giver mig meget nyttige råd.
"Qswitching bør være mindre end 10% af Qdecouple".Jeg kan ikke forstå det.

Jeg tror suply dråbe og wirebond virkninger er ikke årsagen, fordi suply fald vil medføre VCO's oscillaate frekvens opstår, og VCO's output er direkte sendt til mixer og Divider, der er ingen wirebond.
Måske den snyltende belastning er vigtige årsager.Jeg vil simulere sin virkning.