Vdd Skalering for standard celler i AMS 0.35u

[eda_wiz]

Hej folkens,
am designe en digital chip i AMS ,35 u biblioteket.Inorder at reducere strømforbruget vil jeg gerne bruges en skaleret Vdd på 1,2 V stedet for 3.3V (nominel) specificeret af sælgeren.
Det er blevet simuleret korrekt i Nanosim med skaleret Vdd.Men jeg er usikker på, om Den Demokratiske Republik Congo (ESP overgang) vil blive satisified.Paastande give ur kommentarer.

har enhver, der anvendes lavere Vdd (end angivet) for digital design,
kan du hjælpe ..tnx
eda_wiz

 

[jbeniston]

Jeg kan forestille mig, at De vil være i drift uden for charaterised række af de biblioteker, som du har - derfor kan du ikke stole 100% på de resultater, du får fra digitale værktøjer.Du kan ofte stille et Fab til at beskrive den normale celler i et nyt hjørne for dig (med dine angivne Vdd), selv om dette vil koste.Hvis du ikke kan tillade, at du vil sandsynligvis bare vil simulere så meget som du kan i nanosim.(Du kan finde det nyttigt at sammenligne nanosim timing med, hvad der er beregnet i den digitale værktøjer - så overconstrain design begrænsninger for at tilføje nogle margin)

 

[rtl2gates_user]

Godt set, hvad du har bekræftet, at de anordninger, der tilbydes i processen design kit funktion ved en lavere spænding (1.2V).På dette tidspunkt vil dette ikke har noget at gøre med din DRC (forudsat PDV), da du vil bruge det samme layout.Men simulerer en standard celle ikke garantere, at det vil arbejde på silicium.Det skal defineres i processen spec at dine enheder udføre korrekt på dem sænkes spændinger og prefereably nogen har lagt en testchip sammen for at verificere dette.

Som en side note jeg vil gerne til fremme af webstedet www.rtl2gates.com her.

Tak
www.rtl2gates.com