Venligst MFS mere logik program er korrekt?

[harerama]

Hej ... Jeg har skrevet VHDL kode for MFS mere logic.for sekvens 1011, tilstandsdiagram indeholder nedenstående. Tjek nedenstående Behav og prøvebænk programmer er korrekte? Biblioteket IEEE, bruge ieee.std_logic_1164.all, enhed mere er port (indgang, reset: i std_logic, CLK: i std_logic; output: out std_logic); ende mere, arkitektur test med mere er typen, er (S0, S1, S2 , S3, S4); signal m_state: tilstand, begynder processen (CLK, reset) begynder if (reset = '1 '), og derefter m_state if (input = '1') og derefter m_state

 

[TrickyDicky]

cant du lave din egen debugging?

 

[harerama]

Tak for din comments.Little lidt tvivl om den korrekte eller ej, så jeg sendt ..

 

[TrickyDicky]

bedste ting at gøre, er at køre det selv i en simulator, og komme tilbage her med specifikke problemer.

 

[harerama]

Jeg løb simulator, bølgeform fik også .. Problemet er jeg cant predict.below i vedlagte skærmbillede.

 

[TrickyDicky]

Jeg foreslår at tilføje en reset til din testbench.