Verifikation for newbie

[Jennis]

Hej ven, jeg har været arbejdet på ASIC (fx syntese, STA, DFT, PNR), for mit næste projekt jeg vil blive involveret i design verifikation. Jeg har ingen erfaring på dette område. Kan nogen give nogle ide hvordan man starter. Jeg vil blive arbejdet med en digital simulator VCS hjælp verilog sprog. Er der nogen bog eller materiale, som kan give godt udgangspunkt eller nogen retningslinjer for at skabe kontrol model? Enhver form for forslag vil være yderst værdsat.

 

[pini_1]

Se venligst: "Dette projekt implementerer de lavere lag af en standard TCP / IP-stakken baseret på en fri kode fra University of Queensland ... Verification hjælp specman Verifcation på at gå" [url = http://bknpk.no-ip.biz / my_web/IP_STACK/start_1.html] VHDL, verilog, design, verifikation, scripts, ... [/url] Nogle verifikation tips, hovedsagelig til specman, .... [Url = http://bknpk.no-ip.biz/my_web/MiscellaneousHW/MiscellaneousHW.html] VHDL, verilog, design, verifikation, scripts, ... [/url]

 

[tariq786]

Hej Jeg tror du skal mestre den verilog sprog til dit bedste og derefter systemverilog til verifikation. Disse vil forberede din grundlag. Håber det hjælper.

 

[pini_1]

Jeg ønsker at tilføje en anden undersøgelse projekt: "Baseret på en VHDL simpel UART, lavede jeg en lille verifikation EVC Den DUT blev først testet ved hjælp GHDL og koden kan tages fra dette sted - UART DUT ...". [Url = http://bknpk.no-ip.biz/my_web/MiscellaneousHW/UART/uart_tx_specman_1.html] VHDL, verilog, design, verifikation, scripts, ... [/url]

 

[shanmugaveld]

Check [url = http://www.testbench.in] WWW.TESTBENCH.IN [/url], hvor du forstår verifikation begreber

 

[ljxpjpjljx]

du behøver at vide om OOP metoder og fortrolig med C / C + + / SV / SC sprog for bedre at kunne kontrollere DUT!

 

[gck]

Hej, Her er bogen, vil jeg gerne foreslå, at skrive testbenches: funktionskontrol af HDL-modeller ved Janick Bergeron Verifikation er en kunst. Tænker proces for verifikation er langt anderledes end design. Denne bog har hjulpet mig meget for at skifte mellem Design verificeret. Du atleast sørg for at læse Kap 2. Det vil give dig ide, til hvad kigge efter.

 

[blooz]

SystemVerilog til verifikation, anden udgave Chris Spear Denne bog er en introduktion til testbench funktioner i SystemVerilog sprog. Den er beregnet til alle, der kender grundlæggende Verilog (1995) og har brug for at kontrollere et design. Det omfatter over 400 eksempler h ** p :/ / chris.spear.net / systemverilog /