Verilog-A Node Capacitance Problem

[unluerdincer]

Hej, jeg bruger Verilog-A til at generere en tre-terminal (3 noder) switch i kadence. Min Verilog-A fil genererer det korrekte IV karakteristika, som jeg forventer, men når jeg forsøger at simulere den fan-out (FO) i en enhed, indså jeg, at Cadence ikke fange defineret gate kapacitans værdi i Verilog-A. For at fange den forsinkelse forskellen mellem en FO4 og FO16, jeg nødt til at tilføje node kapacitans til min Verilog-A model. Jeg har prøvet at definere det som en parameter, men kunne ikke gøre det arbejde i Cadence. Har du nogen forslag til, hvordan jeg kunne definere mine gate kapacitans i Verilog, så Kadence kan fange de fan-out? Thanks

 

[pavel_adameyko]

Hej, Har unluerdincer du prøvet at gøre SMTH som jeg (Net1, Net2)

 

[unluerdincer]

Hej pavel_adameyko, bruger jeg ser op tabeller til at definere mine IV egenskaber, så jeg har ikke "C" i min ligninger. Jeg har prøvet at definere CGS som denne (* desc = "gate-source kapacitans", enheder = "F" *) real CGS, men kunne ikke gøre Cadence simulatoren at anerkende det. Jeg kender ikke nogen anden måde at definere gate kapacitans. Har du nogen forslag? Takket Dincer

<span style="color: grey;"><span style="font-size: 10px">---------- Indlæg tilføjes 09:07 ---------- Forrige post var på 08:53 --- -------</span></span>
Hej pavel_adameyko, bruger jeg ser op tabeller til at definere mine IV egenskaber, så jeg har ikke "C" i min ligninger. Jeg har prøvet at definere CGS som denne (* desc = "gate-source kapacitans", enheder = "F" *) real CGS, men kunne ikke gøre Cadence simulatoren at anerkende det. Jeg kender ikke nogen anden måde at definere gate kapacitans. Har du nogen forslag? Thanks Dincer