P
powercore
Guest
Jeg har brug for at køre præcist en gate-plan simulation, bruger Verilog, og jeg kan ikke finde stigende og faldende tidsforsinkelse af grundlæggende porte (for ikke at nævne de komplekse porte jeg har brug for)
<img src="images/smiles/icon_sad.gif" alt="Ked af det" border="0" />
under forskellige belastningsforhold (dvs. 1,2,3,4 IKKE gate).
Teknologi er ikke et problem.Hvordan kan jeg opnå de samme info fra en standard celle bibliotek, hvis jeg kunne finde en?
Kan nogen hjælpe?
<img src="images/smiles/icon_sad.gif" alt="Ked af det" border="0" />
under forskellige belastningsforhold (dvs. 1,2,3,4 IKKE gate).
Teknologi er ikke et problem.Hvordan kan jeg opnå de samme info fra en standard celle bibliotek, hvis jeg kunne finde en?
Kan nogen hjælpe?