Verilog dynamisk instantiering?

[sivasankar]

Hej, Er der nogen krop ved, hvordan man kopiere et modul eksemplifikation til flere gang dynamisk i Verilog? eksempel `ifdef PHY_MEM_4` definere MEM 4 `elsif PHY_MEM_5` definere MEM 5 `endif RAM U_RAM (cs_n, cas_n ras_n, .....); Jeg ønsker, at denne RAM omgang at blive gentaget flere gange, afhængigt af compilier dirictives` definere MEM 4 eller 5 eller 6 ... svar mig sivasankar

 

[EEHardware]

Jeg vil gerne vide om dette, også. kan nogen vide, bedes du besvare og pm mig!

 

[zhangyong]

Undskyld, jeg tror, ​​der er ingen simle / genvej måde

 

[silver_kiss]

der er ingen genvej u hve at skrive det, men interne signaler u hve valg at bruge eller ej

 

[radix]

God tid til at skifte til VHDL og bruge genererer erklæring. Bare for sjov, så ingen flammer eller igangsætning af en religiøs krig mellem VHDL og Verilog, okay? Jeg tror, ​​hvad en masse folk gøre, er at køre en pre-processoren, som et Perl-script, på deres Verilog kode til at håndtere ting som dette. Jeg bruger primært VHDL, men jeg arbejdede på et Verilog butik for et par år tilbage, hvor en af ​​de fyre ville opkalde sin oprindelige kildefiler *. vpre. Så han ville køre sin pre-processor på dem og konvertere dem til standard *. mod-filer. Ud over at kopiere instantieringer han ville også gøre nogle rudimentær form / havn bredde kontrol. Radix