Verilog Generer

[vlsi_freak]

Hi All,

I VHDL, kan vi fjerne uønsket logikker baseret på generiske bruger "Generer" konstruere.Hvordan kan vi gøre det samme i Verilog siden Verilog ikke har en Generer konstruere.

Også, hvad der er den tilsvarende konstruktion i Verilog for Generics i Vhdl.

Please dele dine tanker,

hilsen,
vanskabning

 

[vikas_33]

Parmeter svarer til genric i verilog .. '

Brug generere erklæring: Verilog 2001 generere erklæring giver mulighed for enten at instantiating flere moduler uden at skrive dem så mange gange eller instantiating moduler betinget.Du kan bruge hvis-andet at betinget instantiate modulerne.Også, hvis du ønsker at instantiate samme modul flere gange derefter bedre brug for loop.Dette vil spare dig for megen tid.

generere for (i = 0; i <bredde; I = I 1) begynde

and_or inst1 (out1 , in1 , in2 );

udgangen endgenerate

 

[aji_vlsi]

vikas_33 wrote:

Parmeter svarer til genric i verilog .. 'Brug generere erklæring: Verilog 2001 generere erklæring giver mulighed for enten at instantiating flere moduler uden at skrive dem så mange gange eller instantiating moduler betinget.
Du kan bruge hvis-andet at betinget instantiate modulerne.
Også, hvis du ønsker at instantiate samme modul flere gange derefter bedre brug for loop.
Dette vil spare dig for megen tid.generere for (i = 0; i <bredde; I = I 1) begyndeand_or inst1 (out1, in1 , in2 );

udgangen endgenerate