Verilog Kode: tildel c = (a == b)

[AutoDriver]

Hvad betyder det?

 

[FvM]

Resultatet af sammenligne operationen a == b er tildelt til C.

 

[trav1s]

Jeg har aldrig brugt denne syntaks før, men hvis det er kompilerbare, må det betyde c er den eksklusive eller af a og b. Det er ved hjælp af lighed operatøren at kontrollere, om a er den samme logiske niveau som B. Jeg ville skrive det ved hjælp af Verilog XNOR operatøren, da det er mere intuitivt for mig: tildele c = a ~ ^ b;

 

[FvM]

Jeg ville skrive det ved hjælp af Verilog XNOR operatøren, da det er mere intuitivt for mig

Tænk, at A og B kan være lidt vektorer så godt. Så resultatet af XNOR og sammenligne ville være anderledes.

 

[vishal0122]

Hvis begge vektorerne er lige så resultatet vil være logisk niveau '1 'andet '0'.

 

[trav1s]

God pointe, havde jeg lavet en antagelse om, at a og b er hver 1 bit, baseret på ufuldstændige kontekst. For det tilfælde, hvor a og b er vektorer for lige og vilkårlig størrelse, du kunne få den ønskede adfærd ved ANDing alle bits fra mit tidligere ligning som følger: tildel c = & (a ~ ^ b), men der synes unødigt forvirrende. Jeg løb den oprindelige syntaks (a == b) gennem Cadence er HAL fnug brik, og theres ikke noget problem med det overhovedet, er det så måske er den mest ideelle løsning.