Verilog Package File

[vlsi_freak]

Hi All,

Jeg har nogle linjer kode i mit projekt vil,

Caseaddr [7:0]
8'b 00000000: reg <='1 ';
8'b 00000001: reg <='0 ';
--
--
8'b11111111: reg <='1 '

Her vil jeg gerne erstatte adresse med nogle navne som,

Caseaddr [7:0]
Reg1: reg <='1 ';
Reg2: reg <='0 ';
--
--
Regn: reg <='1 '

Jeg har lavet en fil REG_PKG.v og defineret som,

»definere 8'b 00000000 Reg1

Men stadig compiler kaster fejl at sige, Reg1, Reg2 etc er ikke anmeldt.
Her har jeg udarbejdet en pakke filen og tilføjet linje «omfatter i mit oprindelige kode.

Please hjælp mig, hvordan man laver en konstanterne fil i Verilog ligner VHDL.

hilsen,
vanskabning

 

[paulki]

Hej,
Du
har defineret i forkert måde.forsøge nedenfor

»definere Reg1 8'b00000000

vil dette arbejde.

(Læg ikke et hvilket som helst rum i dit definerer)

-Paul

 

[bharat_in]

(acute) before the name of define, when you use it.

Også lægge `(akut)

foran navnet definere, når du bruger det.

f.eks
Caseaddr [7:0]Reg1 : reg <= '1';

«Reg1:
reg <='1 ';Reg2 : reg <= '0';

«Reg2:
reg <='0 ';
--
--Regn : reg <= '1'

«Regn:
reg <='1 '