J
jimjim2k
Guest
HejVerilog / CodeGen version 0.9.1
=============================
Giver et objekt-orienteret miljø til at generere Verilog kode for moduler og testbenches.Den Verilog:: CodeGen modul indeholder to funktioner, en til at oprette en kode skabelon og en anden til at skabe et Perl modul, der indeholder enheden biblioteket.Dette modul, DeviceLibs:: YourDesign, bestemmer klassen metoder og indeholder objekter for hver Verilog modul; de objekter, der oprettes, baseret på en fast skabelon.
Formålet med dette modul er at give mulighed for produktion af kundespecifikke Verilog moduler.En Verilog modul kan have en lang række parametre som input og output bus bredde, buffer dybde, signal forsinkelse osv. kode generator giver mulighed for at oprette et objekt, som vil generere Verilog modul kode for arbitraty værdier af parametrene.
Se h ** p: / / www.comms.eee.strath.ac.uk/ ~ Wim / verilog_codegen.html for mere info.
1.h ** p: / / www.cpan.org/modules/by-category/09_Language_Interfaces/Verilog/Verilog:: pli
=============================
Dette er den Verilog:: pli Perl Package.
Denne pakke giver adgang til Verilog PLI rutiner fra
Perl.2.h ** p: / / www.cpan.org/modules/by-category/09_Language_Interfaces/Verilog/
* -> T
tnx
=============================
Giver et objekt-orienteret miljø til at generere Verilog kode for moduler og testbenches.Den Verilog:: CodeGen modul indeholder to funktioner, en til at oprette en kode skabelon og en anden til at skabe et Perl modul, der indeholder enheden biblioteket.Dette modul, DeviceLibs:: YourDesign, bestemmer klassen metoder og indeholder objekter for hver Verilog modul; de objekter, der oprettes, baseret på en fast skabelon.
Formålet med dette modul er at give mulighed for produktion af kundespecifikke Verilog moduler.En Verilog modul kan have en lang række parametre som input og output bus bredde, buffer dybde, signal forsinkelse osv. kode generator giver mulighed for at oprette et objekt, som vil generere Verilog modul kode for arbitraty værdier af parametrene.
Se h ** p: / / www.comms.eee.strath.ac.uk/ ~ Wim / verilog_codegen.html for mere info.
1.h ** p: / / www.cpan.org/modules/by-category/09_Language_Interfaces/Verilog/Verilog:: pli
=============================
Dette er den Verilog:: pli Perl Package.
Denne pakke giver adgang til Verilog PLI rutiner fra
Perl.2.h ** p: / / www.cpan.org/modules/by-category/09_Language_Interfaces/Verilog/
* -> T
tnx